数字锁相电路的设计与实现资料下载

  0 引言     在并网系统的逆变器电路中，对电压的锁相是一项关键技术。由于电力系统在工作时会产生较大的电磁干扰，因此，其简单的锁相方法很容易受到干扰而失锁，从而导致系统无法正常运行。在这种情况下，设计采用对电网电压进行过零检测后再将信号送人，然后由CPLD实现对电网电压进行数字锁相的方法，可以有效地防止相位因干扰而发生抖动或者失锁的现象，保证系统的正常运行。另外，本系统还使用CPLD对产生的波控制信号和系统运行时的各项参数进行监控，一旦发现异常，立即使系统停机，并通知DSP发生异常，从而实现了对系统的硬件保护。     1 系统整体结构组成     本文所介绍的设计方法是5 kW光伏并网发电系统中逆变器的一部分，该光伏并网逆变器可实现额定为5 kW的阵列的最大功率跟踪与并网输出。其逆变器的系统结构图如图1所示。       本控制系统由TI DSP2812作为主控芯片，Xilinx CPLD XC9572XL用作数字锁相与保护电路，XC9572XL为3．3 V内核电压的CPLD，它由4个54V18功能模块组成，可提供1600个5 ns延迟可用门。     2 数字锁相电路的设计与实现     数字锁相电路的系统结构图如图2所示。该电路由数字鉴相器、数字滤波器和数控振荡器组成。       如果把图2所示的数字锁相电路中的数字滤波器看成一个分频器，则其分频比为Mfc/K，此时的输出频率为：   f''''=K''''△φMfc/K   其中，△φ为输入信号V1与输出信号V2的相位差；fc为环路的中心频率。那么，该数控振荡器的输出频率为：   f2=f1+K''''△φMfc(kN)   由于锁定的极限范围为K''''△φ=±1，所以，可得到环路的捕捉带：   △fmax=f2max-f1=Mfc(kN)   这样，当环路锁定时，f2=f1其系统稳态相位误差为：   △φ(∞)=NK(f2-f1)/(k''''Mfc)   可见，只要合理选择K值，就能使输出信号V2的相位较好地跟踪输入V1的相位，从而达到锁定之目的。如果K值选的太大，环路捕捉带就会变小，这将导致捕捉时间增大；而如果K直太小，则可能会出现频繁进位，借位脉冲。从而使相位出现抖动。   根据图2给出的数字锁相环的原理框图，可用VHDL语言分别对该系统进行设计。其中数字滤波器由K模计数器组成，数控振荡器包括脉冲加，减控制电路和N分频器等。     2．1 数字鉴相器   数字鉴相器通常可选用边沿控制型鉴相器、异或门鉴相器、同或门鉴相器或JK触发器组成的鉴相器等。本数字鉴相器是一个相位比较装置，主要通过比较输入信号V1(相位φ1)与输出信号V2(相位φ2)的相位来产生一个误差信号Vd，其相位差为△φ=φ1-φ2。当△φ=φe(输入信号脉宽的一半)时，其鉴相器输出为方波，属于相位锁定阶段。在这种情况下，只要可逆计数器的K值足够大，其输出端就不会产生进位脉冲或借位脉冲。在环路未锁定时，若△φ<φe，其输出脉冲的占空比小于50％；而当△φ>φe，其占空比大于50％，该输出电压Vd将加到K模可逆计数器的UPDN输入端。   2．2 数字滤波器   计数器可设计成一个17位可编程(可变模数)可逆计数器，计数范围为23～217，可由外部置数DCBA控制。其输入频率fk=Mfc。当鉴相器输出Vd为高电平时，K模计数器进行减计数，计数到“0”时，输出一个借位脉冲DN；而当鉴相器输出Vd为低电平时，K计数器进行加计数，当计数到某一设定值“DCBA”时，将输出一个进位脉冲UP。UP和DN可作为脉冲加／减电路的“加”和“扣”脉冲控制信号。   2．3 数控振荡器   本电路由D触发器、JK触发器和与门、或门等电路组成。当数字滤波器UP输出端输出一个进位脉冲时，系统便在INC下降沿到来后，在脉冲加／减电路的输出端fout插入一个脉冲信号，也就是使相位提前半个周期；反之，当数字滤波器DN端输出一个借位脉冲时，在DN下降沿到来后，系统就会在脉冲加／减电路的输出序列中扣除一个脉冲信号，也就是使相位滞后半个周期，且这个过程是连续发生的。这样，脉冲加，减电路的输出经N分频器模块(ncount)分频后，即可使输出信号的相位接受调整控制，最终达到锁定。当环路锁定后，输出与输入信号之间会存在一定的相位误差。     3 保护电路的设计与实现     本系统中的保护电路主要由PWM波形监视模块和系统参数监视模块组成，其保护电路结构如图3所示。