sv2v将SystemVerilog转换为Verilog

sv2v:从SystemVerilog到Verilog , sv2v将SystemVerilog (IEEE 1800-2017)转换为Verilog (IEEE 1364-2005)， 重点是支持了可合成的语言结构。

其主要目标是创建一个完全免费和开放源码的工具，用于将SystemVerilog转换为Verilog。虽然执行这种转换的方法已经存在，但它们通常要么依赖于商业工具，要么受到范围的限制。

用法

sv2v [OPTIONS] [FILES]

Preprocessing:
  -I --incdir=DIR           Add directory to include search path
  -D --define=NAME[=VALUE]  Define a macro for preprocessing
     --siloed               Lex input files separately, so macros from
                            earlier files are not defined in later files
     --skip-preprocessor    Disable preprocessor
Conversion:
  -E --exclude=CONV         Exclude a particular conversion (always, assert,
                            interface, or logic)
  -v --verbose              Retain certain conversion artifacts
  -w --write=MODE           How to write output; default is 'stdout'; use
                            'adjacent' to create a .v file next to each input
Other:
     --help                 Display help message
     --version              Print version information
     --numeric-version      Print just the version number