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评估低抖动 PLL 时钟发生器的电源噪声抑制

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这篇文章也刊登在 Maxim 的这篇文章也刊登在 Maxim 的，卷。66（PDF，3.07MB）。，卷。66（PDF，3.07MB）。本文的一个版本由本文的一个版本由Electronic DesignElectronic Design杂志于 2009 年 3 月 27 日在线发布。杂志于 2009 年 3 月 27 日在线发布。采用 PLL 的时钟发生器广泛用于网络设备中，用于生成高精度和低抖动参考时钟或用于维持同步网络操作。大多数时钟振荡器使用理想、干净的电源提供其抖动或相位噪声规格。然而，在实际系统环境中，电源可能会受到板载开关电源或嘈杂的数字 ASIC 的干扰。要在系统设计中实现最佳性能，了解此类干扰的影响非常重要。采用 PLL 的时钟发生器广泛用于网络设备中，用于生成高精度和低抖动参考时钟或用于维持同步网络操作。大多数时钟振荡器使用理想、干净的电源提供其抖动或相位噪声规格。然而，在实际系统环境中，电源可能会受到板载开关电源或嘈杂的数字 ASIC 的干扰。要在系统设计中实现最佳性能，了解此类干扰的影响非常重要。首先，我们将检查基于 PLL 的时钟发生器的基本电源噪声抑制 (PSNR) 特性。然后我们将解释如何从频域测量中提取定时抖动信息。然后应用这些技术，并使用实验室工作台测试比较几种不同的测量方法。最后，我们将总结首选方法的优点。首先，我们将检查基于 PLL 的时钟发生器的基本电源噪声抑制 (PSNR) 特性。然后我们将解释如何从频域测量中提取定时抖动信息。然后应用这些技术，并使用实验室工作台测试比较几种不同的测量方法。最后，我们将总结首选方法的优点。PLL 时钟发生器的 PSNR 特性PLL 时钟发生器的 PSNR 特性典型的 PLL 时钟发生器典型的 PLL 时钟发生器如图 1如图 1所示。由于输出驱动器对于不同类型的逻辑接口可能具有非常不同的 PSNR 性能，因此以下分析将重点关注电源噪声对 PLL 本身的影响。