控制启动和关闭电源序列

2512927 2022-11-25 | pdf | 262.32KB | 次下载 | 免费

资料介绍

微处理器、FPGA、DSP、模数转换器 (ADC) 和片上系统 (SoC) 设备通常采用多个电压轨运行。为防止锁定、总线争用问题和高浪涌电流，设计人员需要以特定顺序启动和关闭这些电源轨。这是一个称为电源序列控制或电源排序的过程，有许多解决方案可以有效地做到这一点。微处理器、FPGA、DSP、模数转换器 (ADC) 和片上系统 (SoC) 设备通常采用多个电压轨运行。为防止锁定、总线争用问题和高浪涌电流，设计人员需要以特定顺序启动和关闭这些电源轨。这是一个称为电源序列控制或电源排序的过程，有许多解决方案可以有效地做到这一点。需要电压排序的复杂设备可能具有用于内核和模拟模块的电压轨，这些模块需要在数字 I/O 轨之前上电。某些设计可能需要不同的顺序，但无论如何，需要正确的加电和断电顺序以避免出现问题。需要电压排序的复杂设备可能具有用于内核和模拟模块的电压轨，这些模块需要在数字 I/O 轨之前上电。某些设计可能需要不同的顺序，但无论如何，需要正确的加电和断电顺序以避免出现问题。为提供有效的斜坡上升和关断而出现的各种电源定序器、监视器和监控器也采用了监视电压和电流水平的技术来计算功率水平，以保护复杂的集成电路和子组件。为提供有效的斜坡上升和关断而出现的各种电源定序器、监视器和监控器也采用了监视电压和电流水平的技术来计算功率水平，以保护复杂的集成电路和子组件。本文将解释电源排序的细节，讨论电源排序规范和技术，以及如何应用电源排序器来实现指定的电源轨时序和排序。本文将解释电源排序的细节，讨论电源排序规范和技术，以及如何应用电源排序器来实现指定的电源轨时序和排序。为什么要担心电源时序？为什么要担心电源时序？FPGA 和类似的复杂 IC 在内部被分解为许多电源域。这些 IC 中的大多数在启动或关闭设备时都需要特定的顺序。例如，FPGA 通常分别为核心逻辑、I/O 和辅助电路供电。FPGA 和类似的复杂 IC 在内部被分解为许多电源域。这些 IC 中的大多数在启动或关闭设备时都需要特定的顺序。例如，FPGA 通常分别为核心逻辑、I/O 和辅助电路供电。内核通常包括 FPGA 的处理器和逻辑基础。该域的特点是低电压和高电流功率分布。由于电压极低，精度要求非常高，而且由于数字负载的动态特性，瞬态性能必须非常好。I/O 表示 FPGA 的各种输入和输出。电压要求取决于接口类型。通常，电压电平将大于核心的电压电平。电流需求因 I/O 的类型、数量和速度而异。内核通常包括 FPGA 的处理器和逻辑基础。该域的特点是低电压和高电流功率分布。由于电压极低，精度要求非常高，而且由于数字负载的动态特性，瞬态性能必须非常好。I/O 表示 FPGA 的各种输入和输出。电压要求取决于接口类型。通常，电压电平将大于核心的电压电平。电流需求因 I/O 的类型、数量和速度而异。辅助电路包括 FPGA 中的噪声敏感模拟电路，例如锁相环 (PLL) 和其他模拟电路元件。电流要求相当低，但纹波电压是一个主要问题，必须将其降至最低。模拟部分的纹波会导致 PLL 中的过度抖动和相位噪声，以及放大器中的杂散响应。辅助电路包括 FPGA 中的噪声敏感模拟电路，例如锁相环 (PLL) 和其他模拟电路元件。电流要求相当低，但纹波电压是一个主要问题，必须将其降至最低。模拟部分的纹波会导致 PLL 中的过度抖动和相位噪声，以及放大器中的杂散响应。以不正确的顺序启动每个域的电源可能会导致问题，并可能导致 FPGA 损坏。考虑 I/O 部分基于在三态总线上发送和接收数据。I/O 控制由内核处理。如果 I/O 域在内核之前上电，则 I/O 管脚以不确定状态结束。如果外部总线组件上电，则可能存在总线争用，导致 I/O 驱动器中出现高电流。因此，内核应该在 I/O 域之前启动。重要的是查阅供应商的 FPGA 规范，以了解推荐的电源应用和关闭顺序，以及电源轨之间的最大差分电压。