Super96s集群-第1部分

描述

第 1 部分 | RTL 覆盖 - Vivado 2020.2

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板文件：https ://github.com/Avnet/bdf

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客观的

该模块的目的是在使用 PYNQ 时打开 jupyter notebook 的 Ultra96 EMIO LED 的 [High] 和关闭 [Low] LED。PYNQ 是一个框架，允许用户与硬件功能和基础接口，从高级语言（如 python）到 FPGA。它弥合了从软件开发人员到硬件开发人员的鸿沟，是对传统设计和测试的一次巨大转变。几分钟之内就可以验证、断言和使用设计，使 PYNQ 成为测试用户应用程序的最快最实用的方法。

此设计遵循从创建块设计到映射约束再到将设计导出到 PYNQ 的步骤。此外，该应用程序随后被翻译到用户的笔记本中，然后进行配置和控制。到 GPIO 引脚的初始路由由 PS 中的启动 LED 占用，新设计将引脚重新路由到 PL，然后可以通过 PYNQ 控制和接口。如果您愿意，覆盖层会重新配置 LED 的路径。

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LED PS/PL

下面的示意图提供了 Ultra96 的引脚参考。我们的目标是“劫持”/映射 RADIO_LED0 [A9] 和 RADIO_LED1 [B9] GPIO 引脚，因为评估板上没有提供严格用于 PL 的 GPIO LED 引脚。

根据下图，引脚分配 A9 和 B9 足以编写新的约束。我们在 BANK-26 中看到有可以使用的 IO 引脚。现在让我们创建框图以插入这些新发现

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HW - 创建框图

在 Vivado 中创建一个具有以下正确要求的新项目，有一个关于我们使用哪个硅部件的问题。对于这个案例和该系列的其他部分，我们使用的 Ultra96-V2 版本是xczu3eg-sbva484-1-i。

创建块设计

添加 IP - zynq_ultra_ps_e_0 和运行自动化

双击，自定义 Zynq 模块并选择 IO 配置

定位 IO 外设并更改 GPIO EMIO - 2

右键单击 GPIO_0 上的引脚选择到外部

将 pl_clk0 连接到 maxihpm0_fpd_aclk 和 maxihpm1_fpd_aclk

创建 HDL Wrapper，在源“design_1”下右键单击

添加xdc，创建xdc约束文件

生成比特流

最终块设计

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SW -Jupyiter 笔记本

Pynq 文件所需的文件

TCL-硬件设计

BIT - 生成比特流

HWH - 硬件处理程序文件

使用 WinSCP 将文件复制到 jupyter notebook 中的 ultra96 Linux 服务。请参阅说明以开始使用 ( https://pynq.readthedocs.io/en/v2.0/getting_started.html)

SW - 代码

#Import Libraries
import time
from pynq import Overlay, DefaultIP
from pynq import GPIO
​
​
#Parse in the overlay Ultra_96
overlay = Overlay("led_gpio_ps.bit") 
​
overlay?
​
#PS LED Light Initialized - Blink
output= GPIO(GPIO.get_gpio_pin(0), 'out')
​
def led_blink():
    output.write(1)
    time.sleep(3)
    print('Led = On')
    
    #Toggle
    output.write(0)
    time.sleep(2)
    print('Led = Off')
​
    #Toggle
    output.write(1)
    time.sleep(2)
    print('Led = On')
​
    #Toggle
    output.write(0)
    time.sleep(3)
    print('Led = Off')
    
led_blink()

LED 输出 RTL LED 覆盖（物理闪烁）

LED = 开

LED = 关闭

LED = 开

LED = 关闭

致谢 - 特别感谢

迈克·洛克尔

亚当泰勒

Xilinx <> AMD - ISM 团队