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这种并行输入或串行输入、串行输出寄存器具有门控时钟（CLK、CLK、INH）输入和一个过载清除（CLR）输入。并行输入或串行输入模式由移位/加载（SH/LD）输入建立。高电平时，SH/LD使能串行（SER）数据输入，并耦合8个触发器，以便利用每个时钟（CLK）脉冲进行串行移位。低电平时，并行（宽边）数据输入使能，下一个时钟脉冲产生同步加载。并行加载期间，串行数据流被禁止。时钟通过一个2输入正或非门在CLK的低到高电平边沿完成，允许一个输入用作时钟使能或时钟抑制功能。保持CLK或CLK INH高抑制时钟；保持任一低电平使能另一个时钟输入。这允许系统时钟自由运行，并且寄存器可以根据另一个时钟输入的命令停止。只有当CLK高时，CLK·INH才应改为高等级。CLR覆盖所有其他输入，包括CLK，并将所有触发器重置为零。
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