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SN65LVDS301 串行器器件将 27 个并行数据输入转换 为 1、2 或 3 个次低压差分信号 (SubLVDS) 串行输 出。它从并行 CMOS 输入接口加载具有 24 个像素位 和 3 个控制位的移位寄存器。除了 27 个数据位，该器 件还在 30 位数据字中添加了一个奇偶校验位和两个保 留位。每个字通过像素时钟 (PCLK) 锁存到器件中。奇 偶校验位（奇校验）使接收器能够检测 single-bit 错 误。串行移位寄存器的上传速率为像素时钟数据速率的 30、15 或 10 倍，具体取决于所使用的串行链路数。 像素时钟的一个副本会通过单独的差分输出进行输出。 FPC 布线通常将 SN65LVDS301 与显示屏互连。与并 行信号相比，LVDS301 输出显著降低了 20dB 以上互 连的 EMI。器件本身的电磁辐射非常低，符合 SAE J1752/3 'M' 技术规范。
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