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LMK1D120x 时钟缓冲器能够以超低的时钟分配偏斜， 将两个可选时钟输入（IN0 和 IN1）之一分配给 4 或 8 对差分 LVDS 时钟输出 （ OUT0 至 OUT7 ） 。 LMK1D12x 系列可接受两个时钟源传入一个输入多路 复用器。输入可以为 LVDS、LVPECL、LP-HCSL、 HCSL、CML 或 LVCMOS。 LMK1D12x 专为驱动 50Ω 传输线路而设计。在以单端 模式驱动输入的情况下，必须将图 9-6 中所示的适当偏 置电压施加到未使用的负输入引脚。 IN_SEL 引脚用于选择要发送到输出的输入。如果该引 脚保持开路，该引脚将禁用输出（逻辑低电平）。该器 件支持失效防护功能。该器件还整合了输入迟滞，可防 止在没有输入信号的情况下输出随机振荡。
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