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锁相环(PLL)是电信应用中使用的主要部件。本应用报告讨论如何利用DAC348x系列的片内PLL从低频参考时钟产生高频数模转换器(DAC)采样时钟。PLL将DAC 348 x用作倍频器，简化了与更高频率DAC采样时钟相关的系统和板级设计。系统设计人员可以适应现代通信应用所需的更高数据速度，同时降低高速时钟发生器或频率合成器的成本和设计要求。然而，一个不利因素是，与其它高性能时钟解决方案相比，片内PLL可能存在抖动和杂散性能限制。为了帮助设计人员进行DAC348x的片内PLL配置和优化，本报告讨论了通过调整分频器比率和PFD频率等PLL参数来减轻相位噪声性能下降和鉴频鉴相器(PFD或PD)杂散的方法。本应用笔记还展示了如何将一些常见通信信号中的相位噪声和PFD杂散影响降至最低
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