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摘要: 采用新型的高速鉴频鉴相器(TSPC) 、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18μm标准CMOS工艺、1.8V 工作电压的锁相环,经过系统稳定性验证和spice 仿真,125 MHz 的最大时钟输出在(75 ℃) 情况下,具有±3σ= 70 ps 左右的long2term低抖动. 同时,在3 种不同工艺下施加0. 1 Vpeak2peak正弦电源噪声时,对电路的工作情况进行了仿真,均能很好满足电路设计的要求(对于1000 Base2T,Δt = 8 ns/ 16 = 500 ps ,根据
时钟恢复算法的仿真,较严格peak2peak 抖动要求约为(2 %～3 %) ×baud = 160～240 ps) .
关键词: 模拟集成电路; 鉴相器; 电荷泵; 压控振荡器; 瞬时抖动; 长期抖动
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