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Systemviem仿真数字锁相环试验说明-
一. 试验要求：
1. 用systemview设计并仿真一个完整的数字锁相环电路。
2. 试验条件设定
信号速率 10Hz
系统采样时钟设定：100Hz
2. 要求：
捕捉时间（即达到锁定状态所需时间）< 1s
同步之后的抖动每秒钟小于1次
频率的捕捉范围在正负0.5Hz
相位的捕捉范围不小于
同步后的相位偏差小于，即1/10周期的最大偏差范围
3. 实验报告要求
写出设计思路和电路图，给出简短说明（即证明为什么你所设计的锁相环可以进行捕获和跟踪）。
对试验结果进行分析，成功和不成功的因素，为什么。
希望写出对本次试验的意见和改进建议。或者有好的试验或电路的设计思路，都可以写在实验报告中，作为我们今后工作的参考。对于作者将考虑适当的加分。谢谢大家。
二、 试验注意事项
…………
部分文件列表
| 文件名 | 大小 |
| Systemviem仿真数字锁相环试验说明.doc | 280K |
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