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可编程逻辑

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逻辑器件可分为两大类 – 固定逻辑器件和可编程逻辑器件。正如其命名一样，固定逻辑器件中的电路是永久性的，它们完成一种或一组功能 —— 一旦制造完成，就无法改变。

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可编程逻辑技术

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FPGA即现场可编程门阵列，属于可编程逻辑器件的一种。随着工艺的进步和EDA设计工具的不断发展，FPGA的门槛（学习成本和价格成本）也越来越低，目前已经...

2017-02-11 标签：FPGA Xilinx 可编程逻辑 1007 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载40：Spartan

最大化【Package Pins】，如图10-45 所示，和按钮配合，完成对器件引脚的排序，如图中我们将所有VREF 引脚排在一起，选中所有VREF ...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 677 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载39：Spartan

下面通过一个简单的实例介绍如何创建PlanAhead项目，进行I/O规划。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 403 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载38：Spartan

PlanAhead允许导入多种不同类型的源文件，包括HDL和NGC核。在RTL编辑器中可以打开、编辑、开发RTL源文件。下面我们介绍【Sources】源...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1094 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载37：Spartan

这里介绍如何用PlanAhead进行RTL代码开发与分析。需要说明一点，本章所用的所有实例都可以在PlanAhead的安装目录E:\Xilinx\11....

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 765 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载36：Spartan

PlanAhead工具是Xilinx提供的一个集成的、可视化的FPGA设计工具，它可以被应用于FPGA设计过程中的不同阶段，常见的应用包括用PlanAh...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1937 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载34：Spartan

ChipScope Pro内核插入器的文件后缀名为cdc。在ISE工程中可以创建一个新的cdc程序，也可以在实现流程中激活内核插入器。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 984 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载35：Spartan

ChipScope Pro 分析工具（Analyzer tool）直接与ICON、ILA、IBA、VIO及IBERT核相连，用户可以实时地创建或修改触发条件。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 1684 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载33：Spartan

下面通过一个简单8位计数器的例子，了解如何在工程中添加ChipScope Pro内核生成器的各个IP核，对FPGA内部节点和逻辑进行观测。在该实例中，我...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 868 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载32：Spartan

双击【Xilinx Core Generator】，打开现有的IP核工程项目或者创建一个新的IP核工程。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 728 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载31：Spartan

双击【Xilinx Core Generator】，打开现有的IP核工程项目或者创建一个新的IP核工程。【View by function】→【Debu...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 586 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载30：Spartan

Xilinx针对不同类型的调试IP核，提供了不同的核生成器。本节重点介绍Xilinx Core Generator Tool（Xilinx IP核生成器...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 890 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载29：Spartan

ChipScope Pro 提供了多种不同功能的调试内核，通常分成三类：逻辑调试内核、误比特率测试核和集成总线分析核。用户根据系统的调试要求，应用不同的...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 703 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载28：Spartan

FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚，FPGA设计者在编写FPGA代码时，将需要观察的FPGA内部信号定义为模块的输出，在综合实...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 696 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载41：Spartan

设计者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口选择一个或多个对象，或者单击按钮取消所有选...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 597 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载45：Spartan

本节将简单介绍在PlanAhead工具中如何应用ChipScope核和分析工具进行逻辑调试与验证。先通过一个向导将ChipScope核插入设计中，选择待...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 818 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载44：Spartan

FloorPlanning 工具是PlanAhead 的一个组成部分，用它可以对FPGA 设计进行分析，首先找到设计中的时序问题或者拥塞的问题，然后再通...

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 717 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载43：Spartan

在ISE 中可以进行时序分析，在PlanAhead 中同样也可以进行时序分析。下面介绍用PlanAhead 进行时序分析的步骤。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 615 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载42：Spartan

可以将综合后网表文件导入PlanAhead，然后在PlanAhead 中完成关键时钟，以及相关联的I/O 端口的分配。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 693 0

Xilinx可编程逻辑器件设计与开发（基础篇）连载46：Spartan

我们知道，PicoBlaze微控制器只提供一个中断输入口，如果设计中需要多个中断，可以在FPGA中用逻辑实现。

2017-02-11 标签：赛灵思 Xilinx 可编程逻辑 447 0

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