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时序分析

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时序分析是以分析时间序列的发展过程、方向和趋势，预测将来时域可能达到的目标的方法。此方法运用概率统计中时间序列分析原理和技术，利用时序系统的数据相关性，建立相应的数学模型，描述系统的时序状态，以预测未来。

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时序分析技术

在层次化设计中必须要使用的ETM时序模型文件

今天我们要介绍的时序分析概念是ETM。全称 **extracted timing model** 。这是在层次化设计中必须要使用的一个时序模型文件。由b...

2023-07-03 标签：时序逻辑电路时序分析 ETM 1888 0

怎样通过设置clock group来确认各个时钟之间的关系？

今天我们要介绍的时序分析基本概念是 **clock group，简称时钟组。** 定义完时钟后，我们也需要通过设置clock group来确认各个时钟之...

2023-07-03 标签：时钟时序分析 Mux 1474 0

介绍时序分析的基本概念lookup table

今天要介绍的时序分析基本概念是lookup table。中文全称时序查找表。

2023-07-03 标签：信号转换器时序分析负载电容 1432 0

时序分析中的最重要概念—STA介绍

在芯片设计中，我们常用 **PPA** （Power, Performance, Area）来衡量一块芯片的指标。Performace直接取决于Timi...

2023-07-03 标签：芯片设计时序分析 STA 2048 0

时序分析的基本概念

Setup time (建立时间)是数据信号(D)在时钟事件(这里以时钟上升沿为例)发生之前保持稳定的最小时间。以便时钟可靠地对数据进行采样。适用于同步...

2023-07-03 标签：触发器时序分析同步电路 526 0

如何让同一层次的模块在布局时更紧凑一些

在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序违例。对此，我们可以通过相对位置约束或绝对位置约束来...

2023-06-15 标签：芯片模块时序分析 405 0

Verilog基本语法概述

Verilog 是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。

2023-06-10 标签：逻辑电路电路设计 Verilog 1563 0

时钟抖动的几种类型

先来聊一聊什么是时钟抖动。时钟抖动实际上是相比于理想时钟的时钟边沿位置，实际时钟的时钟边沿的偏差，偏差越大，抖动越大。实际上，时钟源例如PLL是无法产生...

2023-06-09 标签：pll 信号时钟抖动 2083 0

约束、时序分析的概念

很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间?如何使用全局时钟和第二全局时钟(长线资源)?如何进行分组约束?如何约束某部分...

2023-05-29 标签：fpga 接口时序分析 752 0

FPGA入门之复位电路设计

前面在时序分析中提到过亚稳态的概念，每天学习一点FPGA知识点(9)之时序分析并且在电路设计中如果不满足Tsu(建立时间)和Th(保持时间)，很容易就出...

2023-05-25 标签：fpga 亚稳态复位电路 1617 0

Vivado使用进阶：读懂用好Timing Report

《XDC 约束技巧》系列中讨论了XDC 约束的设置方法、约束思路和一些容易混淆的地方。我们提到过约束是为了设计服务，写入 Vivado中的 XDC 实...

2023-05-04 标签：fpga FPGA设计时序分析 4078 0

时序分析是FPGA设计中永恒的话题

时钟的时序特性主要分为抖动(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3点。对于低速设计，基本不用考虑这...

2023-03-30 标签：fpga 时钟时序分析 730 0

介绍FPGA设计中时序分析的一些基本概念

时钟的时序特性主要分为抖动(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3点。

2023-03-16 标签：FPGA设计 RAM 时序分析 1856 0

简单聊聊单片机通信时序分析

所谓“时序”从字面意义上来理解，一是“时间问题”，二是“顺序问题”。

2023-02-20 标签：单片机信号 uart 1017 0

常用时序约束介绍之基于ISE的UCF文件语法

时序约束是我们对FPGA设计的要求和期望，例如，我们希望FPGA设计可以工作在多快的时钟频率下等等。因此，在时序分析工具开始对我们的FPGA设计进行时序...

2022-12-28 标签：fpga 时序分析 ISE 2911 0

时序分析的设计约束（SDC）

使用SDC命令create_clock创建时钟，时钟周期20，占空比50%的时钟信号；

2022-11-08 标签：时序分析 SDC 时钟源 7635 0

时序分析中的一些基本概念

时序分析是FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。

2022-10-21 标签：fpga 时序分析时钟信号 2017 0

如何读懂时序分析报告

前言在上篇文章里《时序分析基本概念（一）——建立时间》，我们向大家介绍了建立时间的基本概念和计算方法。

2022-10-09 标签：时钟时序分析 Vivado 3770 0

先进FPGA开发工具中的时序分析

1. 概述对于现今的FPGA芯片供应商，在提供高性能和高集成度独立FPGA芯片和半导体知识产权（IP）产品的同时，还需要提供性能卓越且便捷易用的开发工...

2022-06-28 标签：fpga 开发工具时序分析 1444 0

时序分析的基本步骤

在《vivado使用误区与进阶》中，提到了一种叫 UltraFAST 的设计方法。

2022-03-30 标签：收发器软件时序分析 3496 0

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