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时序

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这里所说的时序其实就是指时序图，又名序列图、循序图、顺序图，是一种UML交互图。它通过描述对象之间发送消息的时间顺序显示多个对象之间的动态协作。

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时序技术

FIFO为什么不能正常工作？

FIFO为什么不能正常工作？复位信号有效长度不够，接口时序不匹配，可看下面这篇文章。本文将介绍：非DFX工程如何确保异步FIFO自带的set_max...

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2023-10-27 标签：CAN 总线时序 1802 0

常用的时序反标方法和EDA工具反标方法

前段时间，一个朋友聊叙到这个后仿真任务命令都咋用，随即整理了下，可以完成基本的后仿真不成问题，但是如果还要完成一些其他的幺蛾子，那就需要各位仔细研读各工...

2023-10-25 标签：仿真 Verilog System 5011 0

如何让级联URAM获得最佳时序性能

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芯片后端设计与仿真有哪些步骤

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2023-09-14 标签：芯片芯片设计仿真 1717 0

芯片设计中逻辑仿真和数字验证介绍

芯片设计的逻辑仿真和数字验证是芯片设计流程中非常重要的一环，它主要用于验证芯片的功能和时序等方面的正确性。下面是逻辑仿真和数字验证的一般流程：设计规格...

2023-09-14 标签：芯片芯片设计仿真 1858 0

使用Virtual Eval工具了解AD7124-4/8的时序性能

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如何在EDA工具中屏蔽冗余的违例信息

在进行数字电路后仿真时，经常会遇到很多时序为例，通常这些违例都是由网表中大量的时序检查报出的。这些常见的时序检查系统任务如下表所示：

2023-08-19 标签：仿真 eda 数字电路 1296 0

fpga时序分析案例调试FPGA经验总结

今天跟大家分享的内容很重要，也是调试FPGA经验的总结。随着FPGA对时序和性能的要求越来越高，高频率、大位宽的设计越来越多。在调试这些FPGA样机时，...

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SPI子系统之SPI时序图

SPI timing diagram Tcsb_setup：建立时间 Tcsb_hold：保持时间 tsckl：低电平时间 tsckh：高电平时间 SC...

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51单片机总线时序概述

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Versal Advanced IO Wizard-部分配置存在时序收敛问题

在Versal Advanced IO Wizard中，所包含的PLL的去歪斜电路可能导致数据速率较高时出现建立时间

2023-07-07 标签：接口 pll 时序 538 0

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FPGA实现除法的方法有几种，比如直接用/来进行除法运算，调用IP核进行除法运算，但这两种方式都有个共同的问题——都是黑盒子，在进行时序违例处理时，往往...

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2023-06-26 标签：fpga 寄存器时序 1178 0

浅谈DC综合工具的工作流程

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自从 CubeMX 等图像配置软件的出现，同学们往往点几下鼠标就解决了单片机的配置问题。对于追求开发速度的业务场景下，使用快速配置软件是合理的，高效的，...

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