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时序

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这里所说的时序其实就是指时序图，又名序列图、循序图、顺序图，是一种UML交互图。它通过描述对象之间发送消息的时间顺序显示多个对象之间的动态协作。

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时序技术

时序约束：输入演示概念

约束有很多，并且总是有先后的，先约束哪些，再约束哪些，都有讲究。按工程需要，定义好步骤，这样就能一步一步约束，逐个思考，最终完成。

2019-12-20 标签：时序工程 1882 0

时序逻辑：FPGA/ASIC电路结构

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic B...

2019-12-02 标签：fpga asic 时序 1858 0

Quartus中的逻辑锁定与增量编译

逻辑锁定功能可以将FPGA中的代码模块在固定区域实现，优化时序性能，提升设计可靠性。增量编译功能，可以使设计更快速时序收敛，加快编译速度。

2023-05-25 标签：fpga 布线时序 1829 0

时序不满足的典型案例及解决方法

原先的时序报告：根据时序报告中的路径提示，在ILA的某个路径上建立时间过长，而程序中并未例化ila的核，只是使用了chipscrop.。所以猜测是ch...

2022-08-22 标签：时钟程序时序 1827 0

与初始化相关的重要寄存器介绍

在上例中，介绍了配置OV5640所需的SCCB时序，以及具体的实现。本例将介绍与初始化相关的重要寄存器，以及上电时序。

2022-10-18 标签：寄存器摄像头时序 1818 0

芯片设计中逻辑仿真和数字验证介绍

芯片设计的逻辑仿真和数字验证是芯片设计流程中非常重要的一环，它主要用于验证芯片的功能和时序等方面的正确性。下面是逻辑仿真和数字验证的一般流程：设计规格...

2023-09-14 标签：芯片芯片设计仿真 1784 0

CAN总线位时序的介绍

CAN控制器根据两根线上的电位差来判断总线电平。总线电平分为显性电平和隐性电平，二者必居其一。发送方通过使总线电平发生变化，将消息发送给接收方。显性电...

2023-10-27 标签：CAN 总线时序 1769 0

多电源IC的上电时序控制你搞明白了么

随着集成电路时代的到来，许多功能模块被集成到一个IC中，因而需要利用多个电源为这些模块供电。这些电源的电压有时候相同，但更多时候是不同的。市场上的片上系...

2022-12-19 标签：IC 时序上电 1767 0

Vivado IDE 中的Timing Constraints窗口介绍

随着设计复杂度和调用 IP 丰富度的增加，在调试时序约束的过程中，用户常常会对除了顶层约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子，用户在 ...

2022-09-15 标签：接口时序 Vivado 1726 0

芯片后端设计与仿真有哪些步骤

后端设计与仿真芯片的后端设计与仿真是指在芯片设计流程中，将前端设计完成的电路布局、布线和物理实现等工作。这个阶段主要包括以下几个步骤：物理设计规划：...

2023-09-14 标签：芯片芯片设计仿真 1660 0

如何读懂Vivado时序报告

FPGA开发过程中，vivado和quartus等开发软件都会提供时序报告，以方便开发者判断自己的工程时序是否满足时序要求。

2023-06-23 标签：fpga 寄存器时序 1494 0

FPGA基于线性迭代法的除法器设计

FPGA实现除法的方法有几种，比如直接用/来进行除法运算，调用IP核进行除法运算，但这两种方式都有个共同的问题——都是黑盒子，在进行时序违例处理时，往往...

2023-07-04 标签：fpga 除法器时序 1486 0

关于相对论里因果律的问题

在牛顿力学里，时间是绝对的，所有参考系都共用同一个时间。因此，只要在某个参考系里事件A先于事件B发生，那必然在所有的参考系里事件A都先于事件B。

2022-08-15 标签：时序牛顿 1483 0

静态时序分析基础与应用连载（1）

在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。

2017-02-11 标签：时序静态时序 1478 0

一个典型的流水线设计

流水线设计通常可以在一定程度上提升系统的时钟频率，因此常常作为时序性能优化的一种常用技巧。如果某个原本单个时钟周期完成的逻辑功能块可以进一步细分为若干个...

2023-05-08 标签：寄存器 Xilinx 流水线 1478 0

XDC约束技巧之I/O篇（上）

《XDC 约束技巧之时钟篇》中曾对 I/O 约束做过简要概括，相比较而言，XDC 中的 I/O 约束虽然形式简单，但整体思路和约束方法却与 UCF 大相...

2023-04-06 标签：fpga Xilinx 时序 1476 0

为什么使用差分信号

差分信号是一种在电子和通信系统中广泛使用的信号传输方式，它通过比较两个电信号之间的差异（电压差）来传递信息。与单端信号不同，后者只参考一个单一的电位，差...

2024-02-16 标签：电压时序差分信号 1422 0

FIFO为什么不能正常工作？

FIFO为什么不能正常工作？复位信号有效长度不够，接口时序不匹配，可看下面这篇文章。本文将介绍：非DFX工程如何确保异步FIFO自带的set_max...

2023-11-02 标签：fpga FPGA设计 fifo 1400 0

如何计算传输线之间的延时差/偏移

编者注：在电路设计中时序是非常重要的，时序也是信号完整性研究的主要内容之一。较大的延时差/偏移（Skew）会直接导致电路时序不满足要求，从而导致产品设计...

2023-12-05 标签：pcb 信号完整性传输线 1394 0

详解配置控制器局域网络(CAN)位时序实现系统性能优化

隔离有利于提高鲁棒性，但同时也会增加发射和接收两个方向的传播延迟。必须使该延迟增加一倍，以支持两个节点参与仲裁。如果系统允许的传播延迟是固定的，在增加隔...

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