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时钟域

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时钟域就是时钟信号的“势力范围“，一个时钟域里只能存在一个时钟信号，但是一个时钟信号最多可以对应两个时钟域。

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时钟域技术

FPGA跨时钟域处理方法(三)

所谓数据流跨时钟域即：时钟不同但是时间段内的数据量一定要相同。

2023-05-25 标签：fpga Xilinx fifo 1725 0

RZ/N2L EtherCAT RMII时钟域解决方案和优势解析

RZ/N2L是一种工业以太网通信用MPU，可轻松将网络功能添加到工业设备中。

2024-05-28 标签：控制器集线器工业以太网 1605 0

FIFO设计—异步FIFO

异步FIFO主要由五部分组成：写控制端、读控制端、FIFO Memory和两个时钟同步端

2023-05-26 标签：FIFO存储时钟域时钟信号 1519 0

RAM/ROM存储器的设计

随机存储器可以随时从任何一个指定地址中读出数据，也可以随时将数据写入任何一个指定的存储单元中

2023-06-05 标签：存储器 ROM RAM 1479 0

深刻理解跨时钟域的三个主要问题和解决方案

如今，SoCs正变得越来越复杂，数据经常从一个时钟域传输到另一个时钟域。

2023-05-11 标签：时钟总线触发器 1431 0

跨时钟域电路设计：单周期脉冲信号如何跨时钟域

参数REG_OUTPUT用于确定是否对最终输出信号寄存；参数RST_USED用于确定是否使用复位信号；参数SIM_ASSERT_CHK则用于确定是否显示...

2023-04-20 标签：模块电路设计触发器 1388 0

为什么格雷码可以辅助解决多bit跨时钟域的问题？求解

单bit通过两级同步打拍可以有效的解决亚稳态问题。

2024-03-08 标签：二进制 fifo RTL 1279 0

跨时钟域电路设计：单位宽信号如何跨时钟域

单位宽（Single bit）信号即该信号的位宽为1，通常控制信号居多。对于此类信号，如需跨时钟域可直接使用xpm_cdc_single，如下图代码所示...

2023-08-16 标签：电路设计仿真触发器 1260 0

采用格雷码异步FIFO跟标准FIFO有什么区别

异步FIFO包含"读"和"写“两个部分，写操作和读操作在不同的时钟域中执行，这意味着Write_Clk和Read_Clk的...

2023-09-14 标签：fifo 信号时钟域 1201 0

FPGA User Guide之report_cdc

report_cdc 可以报告设计中所有的 cdc 路径并将其分类（前提是时钟被约束好），我们可以基于该报告来检查设计中是否有不安全的 cdc 路径。

2022-11-28 标签：fpga CDC REPORT 1185 4

跨时钟域知识点梳理

随着实习面试的临近、秋招的逐步靠近，愈发觉得知识需要成系统，让它们串接起来。不然，太容易忘了。

2023-05-29 标签：脉冲 fifo 信号 1168 0

多位宽数据通过握手方式跨时钟域

对于多位宽数据，我们可以采用握手方式实现跨时钟域操作。该方式可直接使用xpm_cdc_handshake实现，如下图所示。

2023-05-06 标签：fpga 时钟触发器 1113 0

跨时钟域的亚稳态的应对措施

即使 “打两拍”能阻止“亚稳态的传递”，但亚稳态导致后续FF sample到的值依然不一定是符合预期的值，那 “错误的值” 难道不依然会向后传递，从而造...

2022-10-19 标签：元器件亚稳态时钟域 1091 0

UVM中phase的执行顺序

代码的书写顺序会影响代码的实现（代码之间存在依赖关系，如代码B依赖于代码A），所以区分出build_phase、connect_phase等

2023-05-26 标签：UVM 时钟域 DUT 1016 0

FPGA跨时钟域处理方法(二)

上一篇文章已经讲过了单bit跨时钟域的处理方法，这次解说一下多bit的跨时钟域方法。

2023-05-25 标签：fpga 信号计数器 994 0

FPGA跨时钟域处理的注意事项

跨时钟域之间不能存在组合逻辑。跨时钟域本身就容易产生亚稳态，如果在跨时钟域之间存在组合逻辑会大大增加竞争冒险出现的概率。这一点在实际设计中通常会因为...

2023-05-24 标签：fpga 信号组合逻辑 994 0

时钟域交汇相关处理错误的根本原因分析

本篇博文中的分析是根据真实客户问题撰写的，该客户发现在现场出现罕见的比特翻转, 本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。

2022-08-02 标签：时序时钟域 Vivado 982 0

跨时钟域的解决方案

在很久之前便陆续谈过亚稳态，FIFO，复位的设计。本次亦安做一个简单的总结，从宏观上给大家展示跨时钟域的解决方案。

2024-01-08 标签：FPGA设计 fifo CDC 872 0

跨时钟域处理方法(二)

慢时钟域采集从快时钟域传输来的信号时，需要根据信号的特点来进行同步处理。对于单 bit 信号，一般可根据电平信号和脉冲信号来区分。

2023-03-28 标签：信号脉冲信号时钟域 861 0

边沿检测电路设计

对于8位向量中的每个位，检测输入信号何时从一个时钟周期的0变为下一个时钟周期的1（类似于上升沿检测）。应在从0到1的跳变发生后的周期内设置输出位。

2023-06-05 标签：检测电路 Verilog 状态机 840 0

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