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时钟域

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时钟域就是时钟信号的“势力范围“，一个时钟域里只能存在一个时钟信号，但是一个时钟信号最多可以对应两个时钟域。

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时钟域技术

波特率是什么？波特率设计

从宏观理解，波特率表征了串口的传输速度。

2023-06-05 标签：接收机计数器串口通信 2.6万 0

如何处理跨时钟域信号？

最近是IC相关专业学生找工作的高峰期，大家可以在文章末尾或者知识星球留言讨论笔试或者面试题哦。跨时钟域的处理在面试中常常被问到，今天IC君就来聊一聊这个话题。

2018-09-25 标签：IC 时钟域 7694 0

三种跨时钟域处理的方法

跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨时钟域处理也是面试中经常...

2022-10-18 标签：fpga 寄存器时钟域 7561 0

从电路的角度出发，提出了一种新的SOC跨时钟域同步电路设计的方法

针对当前SOC内部时钟越来越复杂、接口越来越多以及亚稳态、漏信号等常见的各种问题，分析了以往的优化方法的优缺点，然后从电路的角度出发，提出了一种新的SO...

2018-02-09 标签：电路 soc 时钟域 6656 0

数字信号在不同时钟域间同步电路的设计

信号在不同时钟域之间的转换是复杂数字电路设计中不可缺少的一部分，直接锁存法和锁存反馈法可处理控制信号的同步，异步FIFO在跨时钟的数据交换方面具有高效的...

2011-08-22 标签：数字信号同步电路时钟域 6135 0

关于跨时钟域信号的处理方法

我在知乎看到了多bit信号跨时钟的问题，于是整理了一下自己对于跨时钟域信号的处理方法。

2022-10-09 标签：数据时钟 XPM 6026 0

7Series FPGA高速收发器使用教程分享

GTX RX接收端的结构和TX发送端类似，数据流方向相反，不过和发送端也有一些区别，GTX的RX接收端结构图如图1所示：图1 下面将根据数据流方向介绍...

2017-11-10 标签：FPGA 收发器 RX 5752 0

如何实现串口数据的接收呢？

UART接收数据部分是接收另一个串口设备发送的数据，缓存到接收FIFO中。FIFO快要写满时，产生中断通知CPU拿取数据，实现串口数据的接收。

2023-06-05 标签：状态机 FIFO存储 UART接口 3670 0

你一定要懂的CDC错误

本文描述的跨时钟错误在特定场景下，有些是允许的，甚至有些是正常设计。因此IC设计者想要确认跨时钟错误需要分析应用场景。

2023-07-24 标签：寄存器静态时序分析时钟域 3382 0

什么是同步器？同步器传输数据的情景分析

如图1所示电路结构就叫同步器。左边为时钟域clk1，右边两个FF为时钟域clk2，蓝色的为CDC（clock domain cross）路径。这种电路结...

2023-06-28 标签：寄存器 CDC 同步器 3238 0

跨时钟域电路设计：多位宽数据通过FIFO跨时钟域

FIFO是实现多位宽数据的异步跨时钟域操作的常用方法，相比于握手方式，FIFO一方面允许发送端在每个时钟周期都发送数据，另一方面还可以对数据进行缓存。需...

2023-05-11 标签：电路设计 fifo 信号 2962 0

Hyperram使用注意事项总结

出于功耗的考虑，易灵思在存储方面提供了对hyperram的支持。在hyperram中使用中有些需要注意的，我们在这里稍做总结。

2023-02-01 标签：存储器 fifo 时钟域 2921 0

跨时钟域类型介绍同步FIFO和异步FIFO的架构设计

在《时钟与复位》一文中已经解释了亚稳态的含义以及亚稳态存在的危害。在单时钟系统中，亚稳态出现的概率非常低，采用同步设计基本可以规避风险。但在实际应用中，...

2023-09-19 标签：fifo 时钟时钟域 2726 0

FPGA多bit跨时钟域之格雷码(一)

FPGA多bit跨时钟域适合将计数器信号转换为格雷码。

2023-05-25 标签：fpga fifo 格雷码 2675 0

异步时钟的同步处理

在异步系统中，由于数据和时钟的关系不是固定的，因此会出现违反建立和保持时间的现象。

2023-06-05 标签：RAM 触发器 FIFO存储 2590 0

跨时钟域处理方法(一)

理论上讲，快时钟域的信号总会采集到慢时钟域传输来的信号，如果存在异步可能会导致出现时序问题，所以需要进行同步处理。此类同步处理相对简单，一般采用为延迟打...

2023-03-28 标签：信号触发器时钟域 2113 0

FPGA跨时钟域处理方法(一)

跨时钟域是FPGA设计中最容易出错的设计模块，而且一旦跨时钟域出现问题，定位排查会非常困难，因为跨时钟域问题一般是偶现的，而且除非是构造特殊用例一般的仿...

2023-05-25 标签：fpga FPGA设计信号 1940 0

XILINX FPGA IP之FIFO Generator例化仿真

上文XILINX FPGA IP之FIFO对XILINX FIFO Generator IP的特性和内部处理流程进行了简要的说明，本文通过实际例子对该I...

2023-09-07 标签：fpga Xilinx 仿真 1812 0

FPGA时序约束之伪路径和多周期路径

前面几篇FPGA时序约束进阶篇，介绍了常用主时钟约束、衍生时钟约束、时钟分组约束的设置，接下来介绍一下常用的另外两个时序约束语法“伪路径”和“多周期路径”。

2023-06-12 标签：fpga 时序约束时钟域 1743 0

FPGA多bit跨时钟域之格雷码(二)

上一篇文章我们讲了二进制转gray码，这次我们聊一下gray码转二进制码。

2023-05-25 标签：fpga 格雷码 bit 1741 0

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