易灵思

易灵思动态

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  易灵思钛金系列加密方案-V1

  硬件设计要求  在之前的版本中，加密是通过VCC_AUX来供电的。在新的版本中已经通过单独的VQPS管脚来供电来实现。

  2024-10-30 标签： fpga 加密方案 易灵思 646 0

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  易灵思Efinity入门使用-v8

  Step1:点击设置 Step2:在Top level project path中输入路径 Step3:点击

  2024-10-23 标签： fpga 易灵思 688 0

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  易灵思下载器驱动安装-v2

  该下载器把SPI与JTAG管脚进行了分开处理。鉴于JTAG使用较多，SPI使用较少，所以把JTAG放在插座上侧。

  2024-10-16 标签： fpga 易灵思 893 0

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  逻辑布线锁定 用FPGA实现TDC时的逻辑锁定和布线锁定

  在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。 Efinity从2022.1开始

  2024-10-15 标签： fpga 布线 TDC 1398 0

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  LVDS的GCLK接收方案-v1

  在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,

  2024-08-13 标签： fpga lvds 易灵思 420 0

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  LVDS的GCLK接收方案

  在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,

  2024-08-12 标签： lvds 易灵思 1250 0

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  易灵思Trion FPGA PS配置模式--update(6)

  准备工作 PS模式首先要把Bitstream Generation中的 （1）JTAG模式选择为Passive （2）根

  2024-07-23 标签： fpga 易灵思 529 0

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  易灵思的时钟网络问题

  在T20中有16个全局时钟网络GCLK。在芯片的左右两侧各8个。全局时钟管脚或者PLL的输出时钟通过左右两个CLKMUX

  2024-06-20 标签： 时钟网络 易灵思 1514 0

• FPGA产业发展的三大特色和趋势，国产FPGA厂商有怎样的机遇和挑战

  电子发烧友网报道（文/吴子鹏）统计数据显示，2022年全球FPGA市场规模为79.4亿美元，2023年成长为93.6亿美

  2024-05-31 标签： fpga 安路科技 易灵思 3731 0

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  InterfaceDesinger 使用案例

  时钟输出 易灵思所有的GPIO都可以用作时钟输出。这里我们提供两种时钟输出方式。 方法一：把时钟设置为clkout模式。

  2024-05-20 标签： GPIO 易灵思 710 0

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