赛灵思

Xilinx DPD 解决方案使用经验（七）

这篇文章是关于Xilinx DPD最后一篇总结文章，内容涉及的比较宽泛，但在使用的是要注意的问题。

2017-02-11 标签：赛灵思XilinxDPD 3509 0

ISE设计有关疑难问题与解决连载之综合warning解决办法

状态机中没有将所有条件都写齐，或状态机中的输出没初始化。

2017-02-11 标签：赛灵思状态机ISE 3277 0

如何在EDK中使用自己的 IP核？

如何在EDK中使用自己的 IP核呢？ 这是很多人梦寐以求的事情。然而在EDK以及ISE的各种文档中对此却遮遮掩掩，欲语还休。

2017-02-11 标签：赛灵思IPISE 2109 0

赛灵思 ISE所涉及的一些命令以及Command Line的使用

所有的Commandline都可以在ISE的help->User Manuals里查到，在User Manuals中

2017-02-11 标签：FPGA赛灵思Xilinx 5784 0

利用Xilinx的XPS工具写的一个时钟程序

新建工程，添加duan ,wei ,Leds_8Bit三个GPio外设，并且将其与总线连接，设置地址和相应的长度。然后将添加的三个GPio端口在port...

2017-02-11 标签：赛灵思XilinxXPS 2167 0

赛灵思FPGA中LVDS差分高速传输的实现

低压差分传送技术是基于低压差分信号(Low Volt-agc Differential signaling)的传送技术，从一个电路板系统内的高速信号传送...

2017-02-11 标签：FPGA赛灵思LVDS 6559 0

在modelsim中指定赛灵思的仿真库方法

批命令 A、开始-运行：cmd 在DOS窗口输入：“ compxlib –s mti_se –f all –l all –o c:\Modeltech ...

2017-02-11 标签：赛灵思Xilinxmodelsim 2076 0

FPGA开发要掌握的六大基础知识（3）

Xilinx FPGA开发软件为ISE.现在其版本更新比较快，大家现在常用的版本都在ISE12.1了。

2017-02-11 标签：FPGA赛灵思Xilinx 1462 0

赛灵思.ARM的可编程平台对产业促进的意义在哪里？

多核处理器+FPGA的组合并不新奇。业界关注Elixent等公司的单核处理器+FPGA结构已近10年，Elixent由惠普实验室分出，随后被松下收购。还...

2017-02-11 标签：ARM赛灵思Xilinx 441 0

在FPGA开发中尽量避免全局复位的使用？（1）

最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:T...

2017-02-11 标签：赛灵思Xilinx 1304 0

FPGA全局时钟和第二全局时钟资源的使用方法

目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一...

2017-02-11 标签：FPGA赛灵思全局时钟 4682 0

赛灵思DCM概述和应用技巧

DCM:即 Digital Clock Manager 数字时钟管理，关于DCM的作用： 顾名思义DCM的作用就是管理，掌控时钟的专用模块。

2017-02-11 标签：赛灵思XilinxDCM 1393 0

赛灵思Verilog(FPGA/CPLD)设计技巧

以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查 。

2017-02-11 标签：FPGA赛灵思Verilog 1166 0

在FPGA开发中尽量避免全局复位的使用？（5）

在FPGA设计中，我们往往习惯在HDL文件的端口声明中加入一个reset信号，却忽略了它所带来的资源消耗。仔细分析一下，竟会有如此之多的影响：

2017-02-11 标签：FPGA赛灵思Xilinx 1000 0