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Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。
Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。
Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。
主要特点
· RTL和门级优化,本地编译结构,编译仿真速度快,跨平台跨版本仿真;
· 单内核VHDL和Verilog混合仿真;
· 源代码模版和助手,项目管理;
· 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能;
· C和Tcl/Tk接口,C调试;
· 对SystemC的直接支持,和HDL任意混合;
· 支持SystemVerilog的设计功能;
· 对系统级描述语言的最全面支持,SystemVerilog,SystemC,PSL;
· ASIC Sign off。
· 可以单独或同时进行行为(behavioral)、RTL级、和门级(gate-level)的代码。
最后,在output directory for complied libraries下面填入输出已编译库的路径,默认也可。文件夹的名字以及路径不能有中文。
2024-03-13 标签:ModelSim 1668 0
后仿真也称为时序仿真或者布局布线后仿真,是指电路已经映射到特定的工艺环境以后,综合考虑电路的路径延迟与门延迟的影响,验证电路能否在一定时序条件下满足设计...
2024-03-06 标签:ModelSim 8684 0
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将字符点阵文件中的提示信息,备注,标点符号等全部删除,只留下点阵的编码。并将相邻奇偶两行的数据调整到一行。效果如下:
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