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请问Block RAM的资源如何计算？

当使用ram时，width是960bit，depth是16bit，只有15Kb大小，为什么占用了很多个BRAM？

2024-05-06 标签：BRAM 489 0

基于FPGA设计的BRAM内部结构

再看末级触发器对BRAM时序性能的影响，下图依次展示了7系列FPGA、UltraScale+和Versal芯片在未使用和使用末级触发器两种情形下时钟到输...

2024-04-25 标签：FPGA 锁存器触发器 375 0

基于FPGA BRAM的多端口地址查找表与FPGA BRAM的资源分析

在多端口交换机的设计中，交换机的每个端口都会各自维护一张查找表，数据帧进入到交换机后，需要进行查表和转发。

2024-05-01 标签：FPGA 存储器交换机 1415 0

FPGA的BRAM资源使用优化策略

FPGA的BRAM和LUT等资源都是有限的，在FPGA开发过程中，可能经常遇到BRAM或者LUT资源不够用的情况。

2023-08-30 标签：fpga 芯片 ROM 2671 0

怎样使用毛刺滤波器来滤除毛刺和反弹？

可编程逻辑系统通常部署在可能存在噪声的应用中。这种噪声会影响可编程逻辑设计接收的信号。

2023-08-30 标签：滤波器寄存器状态机 2193 0

Vivado中BRAM IP的配置方式和使用技巧

FPGA开发中使用频率非常高的两个IP就是FIFO和BRAM，上一篇文章中已经详细介绍了Vivado FIFO IP，今天我们来聊一聊BRAM IP。

2023-08-29 标签：fpga 寄存器 fifo 5609 0

论SRAM型FPGA软核Microblaze抗单粒子加固的方法

Microblaze是32位/64位 RISC软核处理器，可以用作微处理器、实时处理器和应用处理器（Linux+MMU）。

2023-08-28 标签：fpga sram 微处理器 3349 0

fpga内部主要结构及其功能分析（Kintex-7FPGA内部结构）

Kintex-7 FPGA的内部结构相比传统FPGA的内部结构嵌入了DSP48E1，PCIE，GTX,XADC,高速IO口等单元，大大提升了FPGA的性能。

2023-08-24 标签：dsp fpga Xilinx 2011 0

FPGA设计中BRAM的知识科普

FPGA设计中，BRAM是一项非常关键的内置存储资源，FPGA开发需要熟练使用BRAM，今天再复习一下BRAM的知识，包括BRAM的定义、组成、应用等等。

2023-08-15 标签：fpga DRAM FPGA设计 4995 0

AXI VIP当作master时如何使用？

AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的Verification IP，可以当做AXI的master、pass t...

2023-07-27 标签：仿真器 VCS AXI总线 1587 0

易灵思IDE更新ROM可以不用全编译了

之前有人问题易灵思的BRAM是否可以修改ROM的初始化参数，像xilinx一样不需要编译，也有人问RISC 修改了bootloader有没有办法不用重新...

2023-06-30 标签：Xilinx IDE RISC 901 0

握手机制、通道依赖性及AXI-Lite握手实例

AXI4：高性能内存映射需求（如读写DDR、使用BRAM控制器读写BRAM等），为了区别，有时候也叫这个为 AXI4-Full；

2023-06-25 标签：FPGA设计接收机 BRAM 1353 0

Xilinx FPGA AXI4总线（二）用实例介绍5个读写通道

AXI4协议是一个点对点的主从接口协议，数据可以同时在主机（Master）和从机（Slave）之间**双向** **传输** ，且数据传输大小可以不同。

2023-06-21 标签：FPGA设计 FIFO存储 BRAM 3355 0

Xilinx FPGA AXI4总线（一）介绍【AXI4】【AXI4-Lite】【AXI-Stream】

从 FPGA 应用角度看看 AMBA 总线中的 AXI4 总线。

2023-06-21 标签：控制器 FPGA设计 DDR 2228 0

Xilinx FPGA异步复位同步释放—同步后的复位该当作同步复位还是异步复位？

针对异步复位、同步释放，一直没搞明白在使用同步化以后的复位信号时，到底是使用同步复位还是异步复位？

2023-06-21 标签：寄存器触发器 FDR 1383 0

简单讲解AXI Interconnect IP核的使用方法

最近需要用到AXI接口的模块，xilinx的IP核很多都用到了AXI总线进行数据和指令传输。如果有多个设备需要使用AXI协议对AXI接口的BRAM进行读...

2023-06-19 标签：控制器 RTL VCS 9661 0

FIFO IP核报Memory Collision Error on RAMB36E1解决方案

以前很少用到仿真，这次在仿真的过程中，遇到了某个警告，于是转过头又去研究了FIFO中的Safety Circuit的作用。

2023-06-19 标签：FPGA设计 RAM FIFO存储 1597 0

处理FPGA原型设计需要多长时间？

FPGA设计的五个主要任务：逻辑综合、门级映射、整体功能逻辑布局、逻辑资源互连布线

2023-05-23 标签：FPGA设计 EDA工具 RTL 605 0

如何通过NoC从Versal™应用处理单元(APU)访问AXI BRAM呢？

Versal 架构将“Scalar Engine”（标量引擎）、“Adaptable Engine”（自适应引擎）和“Intelligent Engin...

2023-03-13 标签：dsp 存储器 APU 806 0

探究一种避免综合与实现直接修改BRAM初始化值的方法

以交换机设计为例。在交换机设计前期，转发表项是固化在交换机内部的（给FPGA片内BRAM初始值），但是在测试过程中，往往需要对表项进行修改，如果直接修改...

2023-02-02 标签：fpga 交换机 DCP 938 0

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