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d触发器

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触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。

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d触发器技术

浅析D触发器的建立时间和保持时间物理含义

我理解这个D触发正常运转要满足四个约束，第一个是建立时间，第二个是保持时间，第三个是对于最后一个传输门的关断时间的控制，第四个是[时钟周期]() 约束。

2023-12-04 标签：反相器锁存器 D触发器 1680 0

数字IC设计中为什么要避免锁存器呢？

上学时，老师说判断语句要把条件写全， **不然会生成锁存器，做项目时又说多比特寄存器信号的赋值一定要加if条件，不让出现else的赋值** 。就很矛盾，...

2023-11-09 标签：fpga IC设计锁存器 1669 0

从底层重新认识D触发器、建立时间和保持时间

MOSFET（金属氧化物半导体场效应晶体管）或 IGFET（绝缘栅场效应晶体管）是一种场效应晶体管，它在栅极和主体之间利用绝缘体（如 SiO2）。如今，...

2023-12-04 标签：MOSFET 场效应晶体管 D触发器 1556 0

d触发器和jk触发器的区别是什么

引言数字电路是现代电子技术的基础，广泛应用于计算机、通信、控制等领域。触发器是数字电路中的一种基本逻辑元件，具有存储和传递信息的功能。触发器的基本概...

2024-08-22 标签：计算机 JK触发器 D触发器 1555 0

看看两个使用Verilog HDL设计的简单电路

与非门的Verilog 描述如下图所示，源程序文件的后缀为.v。

2023-09-17 标签：D触发器时序逻辑电路 Module 1530 0

寄存器是什么掌握使用寄存器做设计需要注意的事项

既然RTL是以寄存器行为为基础，那么就必须先了解寄存器是什么，并且掌握使用寄存器做设计需要注意的事项。

2023-07-13 标签：寄存器 RTL D触发器 1521 0

异步复位同步释放问题解析

使用 2 个带异步复位的寄存器，D端输入逻辑 1（VCC）。

2023-06-26 标签：寄存器 D触发器 Vcc 1426 0

CPLD与FPGA之间的区别在哪呢？

CPLD和FPGA都是由逻辑阵列模块构成的，但是CPLD的LAB基于乘积和宏单元，而FPGA的LAB使用基于LUT的逻辑单元。

2023-06-28 标签：FPGA设计 D触发器 LUT 1425 0

时序逻辑电路寄存器设计

组合逻辑最大的缺点就是会存在竞争冒险，使用时序逻辑就可以极大地避免这种问题，从而使系统更加稳定。

2023-05-22 标签：led灯寄存器 D触发器 1336 0

任意偶数的分频器设计

所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。

2023-06-05 标签：驱动器分频器计数器 1327 0

使用Verilog HDL描述寄存器的硬件

刚接触数字集成电路设计，特别是Verilog HDL语言的同学，往往不理解什么时候变量需要设置为wire型，什么时候需要设置成reg型。

2023-07-13 标签：寄存器锁存器 D触发器 1257 0

复位消抖电路具体长什么样子呢？

复位信号在使用前一般需要进行消抖处理，也称为复位滤毛刺。复位的抖动可能会导致芯片产生多次复位动作，给系统带来不确定性和误差。

2023-12-04 标签：D触发器延时器 CLK 1255 0

D触发器与亚稳态的那些事

本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中，D触发器是最常用的器件，也可以说是时序逻辑的核心...

2023-07-25 标签：fpga asic 时钟 1230 0

D触发器版图电路瞬态特性仿真

逻辑综合完成之后，通过引入器件制造公司提供的工艺信息，前面完成的设计将进入布图规划、布局、布线阶段，工程人员需要根据延迟、功耗、面积等方面的约束信息，合...

2023-07-12 标签：电容器电感器仿真器 1175 0

d触发器是电平触发还是边沿触发

D触发器（Data Flip-Flop）是一种常见的数字逻辑电路元件，主要用于存储一位二进制数据。D触发器可以是电平触发的，也可以是边沿触发的，具体取决...

2024-08-22 标签：D触发器数字逻辑电路元件 1137 0

d触发器和d锁存器的区别是什么

D触发器和D锁存器是数字电路中常用的两种存储元件，它们在功能和应用上有一定的区别。定义和功能 D触发器（Data Flip-Flop）是一种具有两个稳...

2024-08-28 标签：D触发器数字电路双稳态电路 1136 0

何谓芯片的“时钟”？芯片时钟是怎么一回事？

今天想来聊一聊芯片设计中的一个非常基础的概念——时钟。对于外行来说听到这个词可能会感觉迷茫，猜一个大概意思吧可能也不太准。

2023-12-06 标签：加法器锁存器 D触发器 1098 0

异步复位寄存器的0时刻是如何进行赋值的呢？

Verilog规范告诉我们：negedge 事件指的是如表43所示的跳变，发生negedge事件时才会执行操作。那么0时刻，是如何执行操作的呢？

2023-09-07 标签：寄存器 D触发器 CLK 1021 0

数字前中后端都不得不熟练的clock switch设计

插入下降沿触发的D触发器，当前已打开的时钟路径上的时钟会在其下降沿之后先关闭，然后待打开时钟路径上的时钟在其下降沿之后即打开。如下所示：从下图第二个箭头...

2023-08-29 标签：D触发器 Mux CLK 971 0

D触发器变体来了，速看！

FF_DRE是一个具有异步设置（SET)和重置(RST)输入的边缘触发的D触发器（D Flip-Flop）

2023-12-04 标签：D触发器 DRE RST 829 0

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