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DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。

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关于一个一个等时不等长的DDR设计

关于DDR的设计，经历过无数项目历练的攻城狮们，肯定是很得心应手的。对于信号质量方面的改善，相信大家应该已经有自己的独门技巧了。同组同层，容性负载补偿，...

2021-03-26 标签：SDRAM DDR Layout 2531 0

芯片驱动内阻是不是越小越好，上升沿的斜率是不是越陡越好？

对于我们而言，我们感观上肯定是觉得驱动越强，幅度越高，上升沿越陡是越好的，真的是这样吗？？对于驱动内阻是不是越小越好，上升沿的斜率是不是越陡越好，我们还...

2021-03-31 标签：控制器 DDR 4518 0

PCB设计：我们需要背钻吗？

背钻，相信从事PCB设计或加工的朋友来说不会陌生。我们知道，这个工艺现在已经比较广泛应用在10G以上的高速串行通道设计中了，它的作用主要是解决过孔stu...

2021-03-31 标签：DDR PCB设计并行信号 3875 0

DDR仿真需要提取多少频率不同的频率对波形有何差别

DDR仿真作为一个非常普遍的仿真模块，基本上入门SI行业的人都会首先接触到。记得本人刚接触这个行业的时候，也是先接触DDR模块的仿真。从DDR2到DDR...

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通常，DDR设计完成之后，对信号质量并没有一个完全确定的概念，需要我们通过仿真和测试的手段去判断和验证。而此时，往往我们拿到的就是一个波形，测试波形或...

2021-04-09 标签：DDR3 DDR 电磁波 5850 0

Vref偏移对DDR会造成什么影响？

setuptime和holdtime对我们判断时序裕量是一个比较关键的数值。一般JEDEC里面会对于setuptime和holdtime做比较详细的描述。

2021-04-09 标签：DDR 波形 JEDEC 8404 0

围绕拓扑结构与端接展开，浅谈对fly-by结构

DDR的历史，就是一个SI技术变革的过程，说白了就是拓扑与端接之争。DDR2使用的是T拓扑，发展到DDR3，引入了全新的菊花链—fly-by结构。使用f...

2021-04-11 标签：阻抗 DDR 拓扑结构 6199 0

PCB设计：时钟与地址/控制信号波形之间的位置关系

高速先生前几期的自媒体文章里多次提到了时序，并且也写了很多时序方面的文章，这些文章都从不同的角度对时序的概念进行了阐述。作者读完之后深受启发，这里，作者...

2021-04-13 标签：pcb DDR 控制信号 5789 0

硬件失效的主要原因是什么

你是否长时间纠缠于线路板的失效分析？你是否花费大量精力在样板调试过程中？你是否怀疑过自己的原本正确的设计？也许许多硬件工程师都有过类似的心理对话。有数据...

2020-10-17 标签：连接器 USB DDR 2416 0

内存的种类及发展史 DDR种类介绍

作者：GRL实验室/曾威华 Wing Tseng 在开始介绍 DDR 之前，首先要了解内存的功用为何。大多数的 3C 产品在运作时，会将正在使用的程式存...

2021-01-28 标签：处理器 DDR3 cpu 1.5万 0

DDR5的基本信号完整性 DDR5频率相关损耗和反射

2020年7月，DDR 5新标准诞生，令人兴奋的DDR5技术保证了更高的数据速率和更低的功耗。这是接口设计人员熟悉的承诺。但是，就像生活中的大多数事情一...

2021-01-22 标签：DDR 信号完整性 DDR5 5349 1

基于ZU+的外挂8颗DDR4的设计案例分析

本篇主要针对Zynq UltraScale + MPSoC的DDR接口，从硬件设计的角度进行详细介绍，最后展示一下小编之前自己设计的基于ZU+的外挂8颗...

2020-12-21 标签：pcb DDR DDR4 8662 0

Xilinx ZYNQ UltraScale+四大系列概览

作者：Hello,Panda Zynq UltraScale+MPSoC是Xilinx推出的第二代多处理SoC系统，在第一代Zynq-7000的基础上做...

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在FPGA上如何使用non-blocking cache设计框架

带宽是影响FPGA加速器的重要因素，因为大量的并行计算对数据量要求很大。如果加速器对数据的访问是不规则的，那么cache miss就会大大影响加速器性能...

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ZYNQ常用外设设计：malloc与memcpy的使用方法

作者：Wilson Qiu，Xilinx工程师 ZYNQ对Memory的操作参考工程见ZYBO_Memory_GPIO_Interrupt_demo....

2020-11-27 标签：DDR Zynq memcpy 8000 0

生成zynq裸核启动文件步骤解析

通过修改lscript.ld文件中的内容，可以改变在存储器中的执行位置，因为ELF文件是加载到DDR中执行的，所以两个DDR地址不能重合

2020-11-26 标签：存储器 DDR Vivado 4743 0

Xilinx DDR控制器MIG IP核的例化及仿真

DDR对于做项目来说，是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。 FPGA芯片：XC7K...

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要是我们将电路板中的线路设计成直线，那么这个转弯的角度就达到了九十度。因为线路在九十度转弯时很容易就产生反射，这样的电路板在生产的过程中很容易就会被折断。

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FPGA案例解析：针对源同步的时序约束

约束流程说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步...

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