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fifo

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First Input First Output的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。

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fifo技术

跨时钟域的解决方案

在很久之前便陆续谈过亚稳态，FIFO，复位的设计。本次亦安做一个简单的总结，从宏观上给大家展示跨时钟域的解决方案。

2024-01-08 标签：FPGA设计 fifo CDC 900 0

亚稳态理论知识如何减少亚稳态

亚稳态（Metastability）是由于输入信号违反了触发器的建立时间（Setup time）或保持时间（Hold time）而产生的。建立时间是指在...

2023-09-19 标签：TTL fifo 数字电路 889 0

一种基于FPGA内部存储器的适合音频解嵌的高效异步FIFO设计

异步FIFO存储器是一种在数据交互系统中得到广泛应用的先进先出逻辑器件，具有容纳异步信号的频率（或相位差异）的特点。使用异步FIFO可以在两个不同时钟系...

2020-01-29 标签：fpga fifo 888 0

介绍使用SVA的几个优势

SVA支持多时钟域（clock domain crossing (CDC)）逻辑，例如异步FIFO。

2023-01-13 标签：fifo CDC SVM 888 0

使用双数据指针实现串行端口FIFO

Dallas Semiconductor高速微控制器系列允许系统设计人员通过内部UART优化串行通信。本应用笔记演示了如何利用这些增强型8051微控制器...

2023-02-21 标签：微控制器接收器 fifo 871 0

基于Verilog的同步FIFO的设计方法

同步FIFO的设计主要包括读写地址的产生、数据的读写、以及状态的控制。下面我们将分别介绍这三个方面的设计。

2023-08-31 标签：soc fifo Verilog 868 0

怎样设计一个同步FIFO？（1）

今天咱们开始聊聊FIFO的设计。FIFO是一个数字电路中常见的模块，主要作用是数据产生端和接受端在短期内速率不匹配时作为数据缓存。FIFO是指First...

2023-05-04 标签：fifo 数字电路数据缓存 849 0

浅谈FIFO设计思路

FIFO在设计是一个非常常见并且非常重要的模块，很多公司有成熟的IP，所以一部分人并没有人真正研究写过FIFO，本文仅简述FIFO中部分值得保留的设计思路。

2023-09-11 标签：寄存器 sram fifo 842 0

10个MCU常用的基础知识，收藏了！

从外观上看，如将两种蜂鸣器的引脚都朝上放置时，可以看出绿色电路板的一种是源蜂鸣器，没有电路板而用黑胶密封的一种是有源蜂鸣器。

2023-07-23 标签：mcu 电路板 fifo 819 0

FIFO写数据失败问题分析

前几天测试中心在对伺服电机控制板进行测试中，发现多次随机点击控制屏上控制指令时，会出现正常运行的电机突然就停了。在当前指令还没有执行完，并且确认没有下发...

2024-10-16 标签：fifo 指令伺服电机 816 0

简单介绍GaussDB网络调度涉及的调度算法

QoS（Quality of Service）即服务质量，是一种调度控制机制，是网络设计和运维的重要技术。

2023-03-13 标签：QoS fifo 调度器 812 0

借助存储器的工作原理及在跨时钟域通信中的使用

为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的...

2020-03-03 标签：存储器 ram fifo 810 0

DS3112 LRCLKx低速时钟恢复工作原理

DS3112 DS3/E3多路复用成帧器具有三种多路复用工作模式。本应用笔记描述了器件如何从三种工作模式下的高速多路复用信号中恢复低速时钟信号。该说明解...

2023-02-07 标签：存储 FIFO 802 0

基于循环队列的FIFO缓存实现

FIFO缓存是介于两个子系统之间的弹性存储器，其概念图如图1所示。它有两个控制信号，wr和rd，用于读操作和写操作。当wr被插入时，输入的数据被写入缓存...

2023-09-11 标签：寄存器 fifo Verilog 799 0

单片机自定义协议FIFO高效发送数据方法

2023-09-28 标签：cpu fifo 串口 771 0

基于寄存器的同步FIFO

FIFO 是FPGA设计中最有用的模块之一。FIFO 在模块之间提供简单的握手和同步机制，是设计人员将数据从一个模块传输到另一个模块的常用选择。在...

2023-06-14 标签：寄存器数据 fifo 756 0

队列管理电路-下篇

前文聊了队列管理的几种典型电路，硬件逻辑简单，代码实现时容易操作。链表也是队列管理的常用电路，相比前文的几种结构，会稍微复杂一些。

2023-01-21 标签：管理电路 fifo 代码 746 0

使用SVA的几个好处

SVA支持多时钟域（clock domain crossing (CDC)）逻辑，例如异步FIFO。 2. SVA是一种描述语言，可读性比较强。

2023-03-21 标签：fifo CDC 异步 743 0

使用IP核创建单时钟FIFO

FIFO，先进先出。在FPGA中使用的FIFO一般是指对数据的存储具有先进先出的缓冲器，FIFO与普通的存储器的不同在于它没有读写地址线。举个例子，当F...

2023-07-23 标签：传感器 fifo 时钟 741 0

DS3112发送时钟的时钟速率和频率容差

在发射端，DS3（E3）时钟和DS1（E1）时钟由输入引脚派生，但DS2（E2）时钟频率是DS3（E3）时钟频率的一小部分。出于设计原因，分数将表示为整...

2023-02-22 标签：芯片接收器 FIFO 731 0

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