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FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

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FPGA设计面临的挑战和解决方案

设计可靠的可编程逻辑门阵列（FPGA）对于不容故障的系统来说是一项具有挑战性的任务。本文介绍FPGA设计的复杂性，重点关注如何在提高可靠性的同时管理随之...

2024-08-06 标签：FPGA FPGA设计可编程逻辑门阵列 471 0

基于FPGA的AES256光纤加密设计案例实现

近年来，信息安全应用于生活中的各个领域.在光通信系统中，往往对速率有着较高的追求。其中对光模块，光纤通信中的传输算法，传输的模式以及光波段选取有密切关联。

2024-05-10 标签：FPGA 收发器 FPGA设计 1749 0

使用Altera Interface Planner高效设计FPGA引脚布局

Altera Interface Planner 用于探索设备的外设架构，并高效地分配接口。通过实时进行拟合和合法性检查，防止非法引脚分配。

2024-03-22 标签：pcb FPGA设计 Altera 2574 0

FPGA设计的IP和算法应用综述

IP(Intelligent Property) 核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可...

2024-03-07 标签：FPGA设计寄存器 EDA工具 1272 0

请问create_generated_clock该怎么使用呢？

FPGA设计中，生成时钟分为两大类：自动生成时钟和用户生成时钟。

2024-01-25 标签：FPGA设计 PLL电路 2285 0

异步复位异步释放会有什么问题？FPGA异步复位为什么要同步释放呢？

一般来说，复位信号有效后会保持比较长一段时间，确保 register 被复位完成。但是复位信号释放时，因为其和时钟是异步的关系，我们不知道它会在什么时刻被释放。

2024-01-24 标签：FPGA设计状态机 FDR 1738 0

浅析FPGA的调试-内嵌逻辑分析仪(SignalTap)原理及实例

对于FPGA调试，主要以Intel FPGA为例，在win10 Quartus ii 17.0环境下进行仿真和调试，开发板类型EP4CE15F17。

2024-01-12 标签：FPGA设计寄存器状态机 2588 0

跨时钟域的解决方案

在很久之前便陆续谈过亚稳态，FIFO，复位的设计。本次亦安做一个简单的总结，从宏观上给大家展示跨时钟域的解决方案。

2024-01-08 标签：FPGA设计 fifo CDC 912 0

怎样减少路径上的LUT个数使速度更快呢？

对FPGA设计而言如果想速度更快则应当努力减少路径上LUT的个数，而不是逻辑级数。

2023-12-27 标签：FPGA设计 LUT 715 0

FPGA设计技巧—多时钟域和异步信号处理解决方案

有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。

2023-12-22 标签：FPGA设计信号处理同步器 1552 0

【Soc级系统防御】Soc硬件木马与电子链学习

随着尖端工艺的代工成本和现代片上系统（system-on-a-chip，SoC）平台设计复杂性的不断提高，曾经局限于一个国家甚至一家公司的IC供应链已经...

2023-11-20 标签：处理器 FPGA设计场效应晶体管 1527 0

如何设计一个参数化的数据选择器

在FPGA设计中，大部分情况下我们都得使用到数据选择器。并且为了设计参数化，可调，通常情况下我们需要一个参数可调的数据选择器，比如M选1，M是可调的参数。

2023-11-20 标签：FPGA设计 Verilog 数据选择器 1150 0

blue-ethernet高性能FPGA网络数据包处理项目简介

blue-ethernet项目使用Bluespec SystemVerilog(BSV)硬件描述语言实现了一系列在FPGA上加速网络数据包处理的硬件模块。

2023-11-13 标签：FPGA设计以太网 UDP协议 1263 0

AMD -Xilinx FPGA功耗优化设计简介

仔细检查一下设计中的PLL，是不是可以把两个PLL整合为一个；或者是否可以对时钟频率做一些“整合”，尽量减少时钟频率数量，从而省去一个PLL。如果可以，...

2023-11-12 标签：amd FPGA设计存储器 802 0

FIFO为什么不能正常工作？

FIFO为什么不能正常工作？复位信号有效长度不够，接口时序不匹配，可看下面这篇文章。本文将介绍：非DFX工程如何确保异步FIFO自带的set_max...

2023-11-02 标签：fpga FPGA设计 fifo 1331 0

如何优化FPGA HLS设计呢？

用工具用 C 生成 RTL 的代码基本不可读。以下是如何在不更改任何 RTL 的情况下提高设计性能。

2023-10-30 标签：arm 滤波器 FPGA设计 1056 0

FPGA设计是否需要学习SystemVerilog

Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。

2023-10-26 标签：FPGA设计仿真器 HDL语言 908 0

FPGA零基础之Vivado-超声波驱动设计

声音是我们日常生活中不可缺少的一种信号，在传递信息的同时，也在生活中的各个领域有较多的应用。

2023-10-18 标签：驱动器 FPGA设计接收器 959 0

如何在FPGA设计环境中加入时序约束？

在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存...

2023-10-12 标签：fpga FPGA设计时钟 1400 0

如何使用Power Design Manager(PDM)进行功耗评估？

在基于FPGA和 SoC器件的产品设计过程中，从器件选择到系统级电源设计、散热设计，电源功率估算对于设计方案确定至关重要；早

2023-10-08 标签：电源设计 FPGA设计 PDM 1932 0

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