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fpga设计

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FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。

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fpga设计技术

FPGA设计中对输入信号的处理

一般来说，在全同步设计中，如果信号来自同一时钟域，各模块的输入不需要寄存。只要满足建立时间，保持时间的约束，可以保证在时钟上升沿到来时，输入信号已经稳定...

2017-02-11 标签：FPGA FPGA设计全同步设计 3721 0

使用XDMA测试FPGA与PC通信的过程

Xilinx的Vivado中，有三种方式可以实现PCIE功能

2023-06-19 标签：FPGA设计 dma Vivado 3666 0

FPGA专家教您如何在FPGA设计中使用HLS

Luke Miller并非一开始就是HLS（高层次综合）的倡导者。在使用早期的工具版本的时候，他似乎有过一些糟糕的经历。

2017-02-10 标签：FPGA FPGA设计 HLS 3646 0

手把手用Verilog实现FIR滤波器

首先需要把FIR最基本的结构实现，也就是每个FIR抽头的数据与其抽头系数相乘这个操作。由顶层文件对这个基本模块进行多次调用。

2023-06-19 标签：转换器 FPGA设计 FIR 3592 0

Xilinx FPGA AXI4总线（二）用实例介绍5个读写通道

AXI4协议是一个点对点的主从接口协议，数据可以同时在主机（Master）和从机（Slave）之间**双向** **传输** ，且数据传输大小可以不同。

2023-06-21 标签：FPGA设计 FIFO存储 BRAM 3515 0

通过HLS封装一个移位流水灯的程序案例

当我们安装好Vivado 的时候，也同时装好了Vivado HLS.。这是个什么东西？我就有一种想一探究的感觉。网上一查，Vivado High-Le...

2020-10-14 标签：FPGA设计 Xilinx C++ 3496 0

基于FPGA的自适应阈值分割算法实现

在图像预处理中经常会碰到图像分割问题，把感兴趣的目标从背景图像中提取出来，而经常使用的是简单的全局阈值分割配置，用一个固定常数作为二值分割阈值，从而得到...

2021-08-23 标签：fpga FPGA设计算法 3445 0

FPGA设计时的五大注意事项盘点

虽然目标应用和开发团队的成员不同，但有些FPGA设计显然有一些通病，使设计从工程师坐下来写第一行HDL程序代码时，就注定了项目失败的命运。在我的职业生...

2018-07-05 标签：fpga fpga设计 3391 0

FPGA开发经验分享：基于JESD204B的LMK04821芯片项目开发

今天给各位大侠带来一篇项目开发经验分享基于JESD204B的LMK04821芯片项目开发，这是本人实打实的项目开发经验，希望可以给有需要的大侠提供一些参...

2020-04-21 标签：fpga FPGA设计寄存器 3296 0

技术 | 复杂FPGA高效设计及优化方法

随着电子产品的集成性及复杂度呈指数型增长，加上越来越苛刻的研发周期要求，给各种设计公司提出了难题。

2019-06-27 标签：PCB FPGA设计 3274 0

如何使用Verilog硬件描述语言描述时序逻辑电路？

时序逻辑电路的特点是输出信号不仅与电路的输入有关，还与电路原来的状态有关。

2023-09-17 标签：FPGA设计反相器 D触发器 3203 0

always组合逻辑块的讲解和译码器的实现

always 语句是重复执行的。always 语句块从 0 时刻开始执行其中的行为语句；当执行完最后一条语句后，便再次执行语句块中的第一条语句，如此循环反复。

2023-05-22 标签：FPGA设计 led灯译码器 3161 0

电平设计基础：电平匹配设计

单端逻辑电平的匹配是我们平时在硬件设计中最经常碰到的，我们在《TTL&CMOS电平》章节中已经对TTL和COMS电平的匹配设计做了一些分析，一般...

2023-06-25 标签：二极管 FPGA设计 MOS管 3141 0

vivado主界面及设计流程

Vivado设计主界面，它的左边是设计流程导航窗口，是按照FPGA的设计流程设置的，只要按照导航窗口一项一项往下进行，就会完成从设计输入到最后下载到开发...

2023-09-17 标签：FPGA设计寄存器 TCL 3024 0

基于FPGA设计的医学监测用视力测试仪设计

实现用FPGA随机生成不同方向的E，通过VGA接口在显示器上显示，判断测试者按的按键方向是否正确，通过几轮测试计算并显示最终视力测试结果的功能

2017-08-11 标签：fpga FPGA设计视力测试仪 2920 2

Plunify推出Kabuto_可最大限度地减少和消除性能错误

Plunify®基于机器学习技术的现场可编程门阵列（FPGA）时序收敛和性能优化软件供应商，今天推出了Kabuto™，可最大限度地减少和消除性能错误。

2018-07-04 标签：fpga设计 plunify 2902 0

Zynq高速串行CMOS接口的设计与实现

现在CMOS传感器的分辨率越来越大，对应的，对数据传输接口的要求也越来越高。

2023-06-28 标签：转换器 FPGA设计寄存器 2856 0

用Verilog在FPGA上实现低通滤波器

在本文中，我们将简要介绍不同类型的滤波器，然后学习如何实现移动平均滤波器并使用CIC架构对其进行优化。

2023-10-02 标签：FPGA设计低通滤波器加法器 2837 0

tcl局部编辑以最小的代价完成最大的改动

第一步所指的Design通常是完全布局布线后的设计，如果是在工程模式下，可以直接在IDE中打开实现后的设计，若是仅有DCP文件，不论是工程模式或是非工程...

2019-07-25 标签：FPGA设计 TCL 手动布线 2820 0

FPGA时序约束之衍生时钟约束和时钟分组约束

在FPGA设计中，时序约束对于电路性能和可靠性非常重要。在上一篇的文章中，已经详细介绍了FPGA时序约束的主时钟约束。

2023-06-12 标签：fpga FPGA设计 pll 2774 0

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