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FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

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fpga技术

编写具有100%可靠性代码的几个技巧

您编写的代码是不是虽然在仿真器中表现正常，但是在现场却断断续续出错？要不然就是有可能在您使用更高版本的工具链进行编译时，它开始出错。您检查自己的测试平台...

2017-02-11 标签：fpga 赛灵思 1231 0

赛灵思（Xilinx）FPGA用户约束文件的分类和语法说明

FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以...

2017-02-11 标签：FPGA 赛灵思 Xilinx 1718 0

基于高速FPGA 的PCB 设计技巧

如果高速PCB 设计能够像连接原理图节点那样简单，以及像在计算机显示器上所看到的那样优美的话，那将是一件多么美好的事情。然而，除非设计师初入PCB 设计...

2017-02-11 标签：FPGA PCB 736 0

FPGA开发技巧之同步复位与异步复位的理解

前两天和师兄讨论了一下design rule其中提到了同步异步复位的比较这个常见问题，据说也是IC公司经常问到的一面试题。

2017-02-11 标签：FPGA 同步复位异步复位 2254 0

Xilinx FPGA 嵌入式系统程序引导和启动的流程

这篇blog想弄清楚FPGA上电配置后程序引导和启动的整个流程是怎么样的，不是谈论如何编写bootloader。

2017-02-11 标签：FPGA 赛灵思 Xilinx 2281 0

详细图解在NetFPGA上创建一个OpenFlow Switch的网络

Author: KiKiCompany：Digilent ChinaEmail : Date: 2012.02.14 目的如图所示，我们会创建一个基...

2017-02-11 标签：FPGA NetFPGA 2344 1

Virtex6 GTX设计总结：预加重、均衡、输出振幅的值

在Xilinx的Virtex6 FPGA中，GTX作为一种低功耗的吉比特收发器，配置灵活，功能强大，并与FPGA内部的其他逻辑资源紧密联系，可用于实现多...

2017-02-11 标签：fpga Xilinx 3937 0

Nexys3学习手记5：流水灯在线运行

在进行第一个工程实例前，顺便提一下设计工具相关资源的获取。从特权同学接触的几家FPGA开发工具来看，Xilinx在这方面做得应该算是最人性化的了，其设计...

2017-02-11 标签：FPGA Xilinx Nexys3 1454 0

Nexys3学习手记2：建立自己的开发环境

接过Nexys3时，本以为能够提供一张资料光盘，结果大失所望，除了静电袋里一块精致的电路板，就只有一条用于供电和下载的USB连接线和两张活页。

2017-02-11 标签：FPGA Xilinx Nexys3 1397 0

用FPGA实现MAC核所要完成的功能

MAC发送模块可将上层协议提供的数据封装之后通过MII接口发送给PHY。

2017-02-11 标签：FPGA MAC MII 6625 0

FPGA verilog实现的1602时钟计数器

网上很少用人公开这一类代码，一搜FPGA 1602，都是写一个静态的显示，在实际应用中，是没有用的，因此这个简单的例子，给大家抛砖引玉了！

2017-02-11 标签：FPGA 1602时钟计数器 1912 0

如何使用PlanAhead/Adept加速管脚排布

在排布FPGA管脚生成ucf文件的过程中，当FPGA管脚较多的时候，手工排布管脚不仅效率低，而且很容易出错。借助PlanAhead和Adept等工具，可...

2017-02-11 标签：FPGA PlanAhead Adept 1868 0

组合逻辑设计中的毛刺现象

和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题，它的出现会影响电路工作的稳定性，可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。

2017-02-11 标签：FPGA 电路毛刺 2002 0

FPGA管脚分配时需注意的一些事项

设计过FPGA的原理图，看FPGA的手册，说管脚的分配问题，如时钟管脚要用GC类管脚，而且单端时钟输入时要用P类型的管脚，不能用N类型管脚等等。

2017-02-11 标签：FPGA 1.2万 0

学习FPGA需要注意的几个重要问题

如何学好FPGA呢，很多人很困惑，多数停留在基础位置徘徊，我就这方面问题给大家谈几点自己的看法。

2017-02-11 标签：FPGA 数字电路 HDL语言 1049 0

使用Signal Tap II采集到的数据进行Matlab仿真

在使用FPGA进行无线通信或者进行信号处理时，一般按照这样的步骤进行

2017-02-11 标签：FPGA Matlab仿真 Signal Tap II 3270 0

FPGA设计全流程：ModelsimSynplify.ProISE

介绍如何编译HDL必须的Xilinx库和结构仿真。创建将被编译库的目录在编译库之前，最好先建立一个目录（事实上必须建立一个目录），步骤如下

2017-02-11 标签：FPGA FPGA设计 Xilinx 1312 0

基于Xilinx FPGA的通用信号采集器

上一篇写了基于Xilinx FPGA的通用信号发生器的案例，反响比较好，很多朋友和我探讨相关的技术，其中就涉及到信号的采集，为了使该文更有血有肉，我在写...

2017-02-11 标签：FPGA Xilinx 1878 0

基于System Generator的FPGA开发总结

前一阵一直在忙，所以没有来得及写博文。弄完杂七杂八的事情，又继续FPGA的研究。使用Verilog HDL语言和原理图输入来完成FPGA设计的方法都试验...

2017-02-11 标签：FPGA Xilinx 8463 0

7 FPGA SATA3.0 6Gbps Host IP通过UNH

IntelliProp的SATA 6Gb/s Host IP核刚刚在新罕布什尔大学互通测试实验室(UNH-IOL)通过认证测试。

2017-02-11 标签：FPGA SATA 3194 0

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