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如何在Vivado中添加时序约束

前面几篇文章已经详细介绍了FPGA时序约束基础知识以及常用的时序约束命令，相信大家已经基本掌握了时序约束的方法。

2023-06-23 标签：fpga HDL 编辑器 2585 0

FPGA时序约束的基础知识

FPGA开发过程中，离不开时序约束，那么时序约束是什么？简单点说，FPGA芯片中的逻辑电路，从输入到输出所需要的时间，这个时间必须在设定的时钟周期内完成...

2023-06-06 标签：fpga 逻辑电路 HDL 1573 0

Verilog中阻塞和非阻塞赋值金规

对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主...

2023-06-01 标签：模块 Verilog HDL 1491 0

FPGA编程语言之verilog语法2

Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...

2023-05-22 标签：电路设计 Verilog HDL 922 0

FPGA编程语言之verilog语法1

Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...

2023-05-22 标签：元器件 Verilog HDL 966 0

Vivado HDL编写示例

Vivado 软件提供了HDL编写中常用的示例，旨在帮助初学者更好地理解和掌握HDL编程，这里分享一下verilog代码示例。

2023-05-16 标签：寄存器 HDL 锁存器 1146 0

Vivado综合参数设置

如果你正在使用Vivado开发套件进行设计，你会发现综合设置中提供了许多综合选项。这些选项对综合结果有着潜在的影响，而且能够提升设计效率。为了更好地利用...

2023-05-16 标签：HDL 编码开发套件 3917 0

IC设计全流程和要用到的EDA工具介绍

设计一款芯片，明确需求（功能和性能）之后，先由架构工程师设计架构，得出芯片设计方案，前端设计工程师形成RTL代码，验证工程师进行代码验证，再通过后端设计...

2023-05-12 标签：电源 IC设计 eda 2053 0

SpinalHDL语法之Bool类型

作为SpinalHDL语法篇的第一节，我们也从最简单的开始。 Bool类型定义

2023-05-05 标签：HDL 语法 684 0

SpinalHDL入坑之旅

可以下载scala的安装包，然后进行安装，方式如下：（但我没有安装成功） scala下载地址：必须要安装2.11.xx，这里我们安装2.11.12...

2023-05-05 标签：HDL scala 651 0

FPGA设计原则总结

这里的面积指一个设计消耗 FPGA/CPLD 的逻辑资源的数量，对于 FPGA 可以用消耗的 FF(触发器)和 LUT(查找表)来衡量，更一般的衡量方式...

2023-05-04 标签：fifo Verilog HDL 633 0

简谈FPGA引脚信号分配的几个原则

现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少...

2023-05-04 标签：fpga 信号 HDL 1129 0

SpinalHDL BlackBox时钟与复位

在SpinalHDL中使用之前已有的Verilog等代码的时候需要将这些代码包在一个BlackBox里面，但是如果这些代码里面有时钟和复位，我们需要怎么...

2023-05-04 标签：Verilog 时钟 HDL 894 0

基于RR的多路分发调用

在SpinalHDL代码中,StreamArbiter提供了完善的多入一出的调度机制。里面可能应用的较多的是Round Robin调度。

2023-04-15 标签：HDL FIFO存储 1221 0

FPGA有哪些优质的带源码的IP开源网站?

Opencores是一个开源的数字电路设计社区，它提供了免费的开源IP（知识产权）核心，让工程师和爱好者们可以使用这些IP核心来构建自己的数字电路设计。...

2023-04-03 标签：fpga Verilog HDL 1805 0

在SpinalHDL中如何将ROM的初始化放置在RTL文件中？

在默认情况下，SpinalHDL在生成代码时会同时生成一个bin文件及一个RTL代码文件。在RTL代码中，会通过readmemb函数来载入初始化内容

2023-04-01 标签：ROM HDL RTL 1086 0

为什么在Verilog HDL设计中一定要用同步而不能用异步时序逻辑？

同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(pose...

2023-03-29 标签：逻辑电路 Verilog HDL 1490 0

逻辑综合在整个IC设计流程RTL2GDS中的位置

根据摩尔定律的发展，晶体管的Poly的最小栅极长度已经到达了1nm甚至更小，集成电路的规模越来越大，集成度越来越高。

2023-03-27 标签：IC设计 EDA工具 HDL 1987 0

ChatGPT能否帮助FPGA设计弥补能力的缺失呢？

科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注，ChatGPT是由 OpenAI 提出的大型预训练语言模...

2023-03-25 标签：FPGA设计 HDL OpenAI 1571 0

FPGA的原理与结构如何快速上手Verilog HDL?

FPGA的原理是基于SRAM的查找表结构。通俗的讲就是：可以将FPGA看做是一片SRAM，利用开发工具软件计算出所有的输入组合排列对应的输出结果，然后将...

2023-03-24 标签：fpga Verilog HDL 449 0

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