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　　PLL 电路的工作原理是将外部信号的相位与压控晶体振荡器（VCXO）产生的时钟信号的相位进行比较。然后，电路调整振荡器时钟信号的相位以匹配参考信号的相位。因此，原始参考信号和新信号彼此精确地同相。

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pll电路技术

三相桥式全控整流电路仿真设计

每个时刻均需要两个晶闸管同时导通，形成向负载供电的回路，其中一个晶闸管是共阴极组的，一个是共阳极组的，且不能为同一组的晶闸管。

2023-07-12 标签：整流器锁相环晶闸管 3.5万 0

STM32F207是如何将25M晶振时钟转换为120M系统主频时钟的？

HSI时钟信号可以通过内部16MHZ的RC振荡器产生，可以直接用于系统时钟或者用于PLL输入。

2023-07-11 标签：陶瓷谐振器 PLL电路 STM32F207 1413 0

MCU的心脏-晶振介绍

晶振是石英晶体谐振器（quartzcrystal oscillator）的简称，它被称为电路系统的心脏，它为整个系统提供“心跳”。

2023-07-11 标签：无源晶振振荡电路晶体谐振器 1454 0

LCD液晶显示屏的闪屏问题

LCD液晶显示屏的闪屏问题是电子产品生产设计中经常遇到的事情，TOPWAY技术支持团队，凭借多年积累的技术经验，成功协助客户解决了可编程电子负载的LCD...

2023-07-08 标签：电源适配器液晶显示屏 PLL电路 1667 0

从一个简单的ping延迟出发了解CPU电源管理

性能优化大师Brendan Gregg曾说：“性能问题可能来源于任何地方，包括系统中因你一无所知而不曾检查的地方”，CPU电源管理就是在性能优化过程中经...

2023-07-07 标签：处理器电源管理交换机 948 0

探讨下clock的基本定义（下）

要探讨今天的主题，首先需要跟大家一起学习下clock latency这个基本概念。Clock latency通俗意义上是指clock定义点到clock ...

2023-07-06 标签：PAD PIN管 PLL电路 4246 0

探讨下clock的基本定义（上）

Clock分为两大类，一类是root clock，其定义指令是create_clock；另外一类是generated clock，其定义指令是creat...

2023-07-06 标签：分频器触发器 PLL电路 2315 0

常用的数模混合PLL的两种经典结构

频率合成器一般分为直接合成模拟式频率合成器、锁相环频率合成器、直接数字频率合成器(DDS)。

2023-07-06 标签：锁相环频率合成器低通滤波器 4791 0

时序分析基本概念介绍<Latency>

今天要介绍的时序分析基本概念是Latency, 时钟传播延迟。主要指从Clock源到时序组件Clock输入端的延迟时间。

2023-07-04 标签：时序分析 OCV 时钟源 2426 0

什么是时钟门控技术？为什么需要控制时钟的通断呢？

开始之前，我们首先来看一下什么是时钟门控（clock gating）技术，顾名思义就是利用逻辑门技术控制时钟的通断。

2023-06-29 标签：寄存器分频器 SoC设计 2750 0

SDC是如何炼成的？怎么去验收SDC呢？

STA是由SDC驱动的，所以SDC的完整性、正确性和一致性直接决定着综合、布局布线以及STA的有效性。

2023-06-28 标签：RTL STA SDC 3844 0

DDS与PLL的区别解析

频率的产生有两种方法：DDS和PLL，但是为什么射频工程师一般用PLL多，很少用DDS呢？

2023-06-28 标签：振荡器接收机 DDS 3266 0

聊一聊无毛刺时钟切换的问题

先说为什么要做clock switching，在现代的SoC设计中，很多时候我们设计的模块并不是要跑在一个固定的频率下，而是根据性能和功耗的要求要跑在不...

2023-06-27 标签：分频器 SoC设计 CDC技术 1687 0

SDC是如何炼成的？create_generated_clock花式定义方法

从最早的芯片规格定义分解出系统所需要的时钟和频率，以及各个模块需要的时钟和频率。

2023-06-27 标签：SoC芯片驱动电路 SDC 7910 0

CTS时钟树综合对uncertainty的影响

在时钟电路的设计中，存在 jitter 和 skew 问题。

2023-06-26 标签：时序逻辑电路时钟电路 PLL电路 2120 0

FPGA设计衍生时钟约束和时钟分组约束设置

FPGA设计中，时序约束对于电路性能和可靠性非常重要。

2023-06-26 标签：FPGA设计时序约束 Vivado 1634 0

一文读懂PCI-Express硬件接口

PCIe接口全称PCI Express，由PCI-SIG组织发布的用于替代PCI总路线的新一代高速串行总线与接口。

2023-06-25 标签：示波器 PLL电路 PCIe接口 1.2万 0

被ISSCC接收的Digital to Time Converter是如何设计的？

下图给出了反相器相位插指器的基本结构。结构很简单，**两个反相器阵列输入分别接两个时钟，输出直接短接在一起，数字信号控制反相器阵列选通的数目。**

2023-06-21 标签：反相器分频器电容放电 2425 1

SC6301低功耗超低噪声时钟抖动消除器

SC6301是高性能时钟调节器，支持JEDEC JESD204B。当使用设备和SYSREF时钟时，PLL2的14个时钟输出可配置去驱动7个JESD204...

2023-06-21 标签：转换器调节器消除器 843 0

FPGA的编译过程讨论

构建FPGA的第一阶段称为综合。此过程将功能性RTL设计转换为门级宏的阵列。这具有创建实现RTL设计的平面分层电路图的效果。

2023-06-21 标签：fpga RTL 触发器 857 0

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尽管最初傅里叶分析是作为热过程的解析分析的工具，但是其思想方法仍然具有典型的还原论和分析主义的特征。“任意”的函数通过一定的分解，都能够表示为正弦函数的线性组合的形式，而正弦函数在物理上是被充分研究而相对简单的函数类，这一想法跟化学上的原子论想法何其相似！
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