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时钟是怎么恢复的？

对于高速的串行总线来说，一般情况下都是通过数据编码把时钟信息嵌入到传输的数据流里，然后在接收端通过时钟恢复把时钟信息提取出来，并用这个恢复出来的时钟对数...

2017-11-16 标签：pll时钟恢复 2.1万 0

dds系统的那些原理和知识

DDS架构基本原理随着数字技术在仪器仪表和通信系统中的广泛使用，可从参考频率源产生多个频率的数字控制方法诞生

2017-11-14 标签：adcplldds 1.1万 0

用验证通行与建立锁定的程序来进行锁相环锁定

在尝试将锁相环（PLL）锁定时，你是否碰到过麻烦？草率的判断会延长调试过程，调试过程变得更加单调乏味。根据以

2017-10-16 标签：PLL 5314 0

LTC6946是实现超快频率切换出色的选择

LTC6946 以能够产生低相位噪声和低寄生输出而闻名。使用 LTC6946，可以在不损害寄生性能的情况下，实现超快频率切换。在跳频通信应用中，要产生低...

2017-09-22 标签：Linearpll 9779 0

如何满足复杂系统的高性能时序需求？

时钟设备设计使用 I2C 可编程小数锁相环 （PLL），可满足高性能时序需求，这样可以产生零 PPM（百万分之一）合成误差的频率。

2017-08-24 标签：处理器PLL 972 0

如何满足复杂系统的高性能时序需求

时钟设备设计使用 I2C 可编程小数锁相环 （PLL），可满足高性能时序需求，这样可以产生零 PPM（百万分之一）合成误差的频率。高性能时钟 IC 具有...

2017-08-23 标签：plli2c 1156 0

新兴的PLL + VCO支持紧凑型LO的解决方案

新兴的PLL + VCO （集成电压控制振荡器的锁相环）技术能够针对蜂窝/4G、微波无线电军事等应用快速开发低相位噪声频率合成器，ADI集成频综产品的频...

2017-08-09 标签：pllvco 5045 0

PLL锁相环的特性、应用与其基本工作过程

PLL（Phase Locked Loop），也称为锁相环路（PLL）或锁相环，它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。

2017-05-22 标签：锁相环pll 1.0万 0

PLL锁相环的基本结构及工作原理

PLL（Phase Locked Loop）： 为锁相回路或锁相环，用来统一整合时脉讯号，使高频器件正常工作，如内存的存取资料等。PLL用于振荡器中的反...

2017-05-22 标签：锁相环pll 5.3万 0

PLL和DLL：都是锁相环，区别在哪里？

一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在...

2017-02-11 标签：锁相环DLLPLL 1.3万 1

如何使用部分PLL创建调制波形

如果您遇到需要随时间变化扫描频率的情况，可以考虑雷达等应用，在这类应用中发送的信号不仅可由目标反射回来，而且还能够与接收到的信号进行比较。观察频率 （D...

2016-01-18 标签：PLL调制波形波形斜率 1644 1

宽带低误差矢量幅度(EVM)直接变频发射机原理图

本电路为宽带直接变频发射机模拟部分的完整实现方案（模拟基带输入、RF输出）。通过使用锁相环（PLL）和宽带集成电压控制振荡器（VCO），本电路支持500...

2013-11-06 标签：ADIPLLVCO 1671 0

FPGA设计小Tips：如何正确使用FPGA的时钟资源

赛灵思在其FPGA中提供了丰富的时钟资源，大多数设计人员在他们的FPGA设计中或多或少都会用到。不过对FPGA设计新手来说，什么时候用DCM、PLL、P...

2013-07-23 标签：FPGA赛灵思PLL 2.0万 0

频率合成器的高性能架构实现技术

通过正确的设计方法，结合使用现代低成本高集成度的PLL和直接数字合成器（DDS）集成电路（IC）可以极大地促进高性能架构的实现。

2013-05-17 标签：锁相环频率合成器PLL 3588 2

创新时钟解决方案 意法半导体高精度实时时钟

意法半导体的M41TC8025是一个实时时钟整体解决方案，在一个简单易用的封装内集成了晶体、温度传感器、自动温度补偿算法和实时时钟。

2013-01-25 标签：实时时钟意法半导体PLL 4573 1

级联型PLL时钟处理器对系统定时影响最小

伴随着通信市场的飞速发展，用于时钟分配的复杂树状结构得到了广泛的运用。为了给许多被时钟分配及其他设计用来传送数据(通过众多具有数字时域精度的不同功能设计...

2006-03-11 标签：pll时钟 1008 0