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咨询应用工程师：PLL频率合成器

频率合成器在锁相环（PLL）中工作，其中相位/频率检测器（PFD）将反馈频率与参考频率的分频版本进行比较（图 1）。PFD的输出电流脉冲经过滤波...

2023-06-17 标签：pll VCO PFD 1304 0

用于高频接收器和发射器的锁相环—第三部分

本系列第一部分介绍了锁相环(PLL)，说明了其基本架构和工作原理。另外举例说明了PLL在通信系统中的用途。在第二部分中，我们详细考察了相位噪声、参...

2023-06-17 标签：通信系统 pll VCO 1455 0

用于高频接收器和发射器的锁相环—第二部分

在第二部分中，我们将侧重于详细考察与PLL相关的两个关键技术规格：相位噪声和参考杂散。导致相位噪声和参考杂散的原因是什么，如何将其影响降至最低？讨论...

2023-06-17 标签：接收器 pll VCO 1130 0

用于高频接收器和发射器的锁相环—第一部分

第一部分将重点介绍有关PLL的基本概念，同时描述基本PLL 架构和工作原理，另外，我们还将举例说明PLL在通信系统中的用途。最后，我们将展示一种运用A...

2023-06-17 标签：振荡器接收器 pll 1113 0

提供显著跳频(FH)优势的下一代软件定义无线电(SDR)收发器

本文深入探讨了跳频(FH)的概念，以及如何通过灵活设计 ADRV9002 SDR 收发器的锁相环(PLL)架构来实现四大跳频特性。这些特性可为用户提供强...

2023-06-15 标签：收发器 pll DPD 1505 0

在16通道演示器中验证的经验型多通道相位噪声模型

相位噪声是衡量所有RF系统设计的一个重要的性能指标。在相控阵这类大型多通道RF系统中，通道之间彼此关联，其目标之一就是利用分布式接收器和发射器的关联组合...

2023-06-15 标签：振荡器 pll RF 470 0

使用具有射频锁相环相位同步特性的SDR简化天线校准

本文着重介绍ADI公司的软件定义无线电(SDR)中的射频(RF)锁相环(PLL)相位同步特性。这个功能有助于降低天线校准的复杂性，特别是对于采用大型天线...

2023-06-14 标签：射频 pll 无线电 1511 0

位到波束：5G毫米波无线电射频技术演进

本文分为三大主题。在第一部分，我们将讨论毫米波通信的一些主要用例，为接下来的分析做铺垫。在第二和第三部分，我们将深入研究毫米波基站系统的架构和技术。在第...

2023-06-14 标签：pll 无线电毫米波 976 0

XILINX FPGA IP之MMCM PLL DRP时钟动态重配详解

上文XILINX FPGA IP之Clocking Wizard详解说到时钟IP的支持动态重配的，本节介绍通过DRP进行MMCM PLL的重新配置。

2023-06-12 标签：fpga 寄存器 Xilinx 1.1万 0

FPGA时序约束之衍生时钟约束和时钟分组约束

在FPGA设计中，时序约束对于电路性能和可靠性非常重要。在上一篇的文章中，已经详细介绍了FPGA时序约束的主时钟约束。

2023-06-12 标签：fpga FPGA设计 pll 2773 0

浅谈STM32单片机的时钟系统

　　今天来总结一下stm32单片机的时钟系统，也就是时钟树的相关知识点。单片机正常工作的三要素是电源、时钟、复位电路。由此可以说，时钟的正常工作是单片机...

2023-06-12 标签：单片机 STM32 pll 1920 0

MAX2395锁相环(PLL)在鉴相频率为80kHz时的性能

针对WCDMA/UMTS系统，该应用笔记介绍了在鉴相频率为80kHz时，使用MAX2395的一个优化的环路滤波器设计。参考频率是13MHz或26MHz，...

2023-06-09 标签：滤波器 pll RF 2082 0

RA6 MCU设计之时钟电路

复位后，RA6 MCU开始以中速片上振荡器 (MOCO) 作为主时钟源运行。复位时，默认情况下主振荡器和PLL处于关闭状态。HOCO和IWDT可能处于打...

2023-06-09 标签：mcu arm 振荡器 335 0

时钟抖动的几种类型

先来聊一聊什么是时钟抖动。时钟抖动实际上是相比于理想时钟的时钟边沿位置，实际时钟的时钟边沿的偏差，偏差越大，抖动越大。实际上，时钟源例如PLL是无法产生...

2023-06-09 标签：pll 信号时钟抖动 2212 0

MAX2310 VCO槽路设计

本应用笔记介绍了压控振荡器(VCO)的槽路设计方法，并给出了常用的中频(IF) 85MHz、190MHz、210MHz压控振荡器的设计实例。这些设计减少...

2023-06-08 标签：振荡器 PLL VCO 977 0

为什么串行接口速率比并行接口快？

以PCIE和SATA为例，时钟信息通过8b/10b编码已经集成在数据流里面，数据本身经过加扰，不可能有多于5个0或者5个1的长串（利于时钟恢复），也不存...

2023-06-06 标签：数据 pll 编码 1793 0

锁相环(PLL)电路设计及仿真分析

本文以SoC中的PLL为例，对PLL电路进行设计和仿真。

2023-06-02 标签：锁相环电路设计 soc 8920 0

锁相环(PLL)建模及仿真分析

behavior model，即建立行为级模型。主要采用matlab、veriloga等工具，对设计进行行为级建模。

2023-06-02 标签：matlab 锁相环 pll 9072 0

锁相环(PLL)规格及架构研究

锁相环（PLL），作为Analog基础IP、混合信号IP、数字系统必备IP，广泛存在于各类电子产品中。

2023-06-02 标签：锁相环混合信号 soc 6709 0

ADALM2000实验：锁相环

本实验活动介绍锁相环(PLL)。PLL电路有一些重要的应用，例如信号调制/解调（主要是频率和相位调制）、同步、时钟和数据恢复，以及倍频和频率合成。在这项...

2023-05-29 标签：振荡器分频器 pll 785 0

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