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分析优化和消除具有高达13.6 GHz VCO的锁相环中的整数边界杂散

锁相环（PLL）和压控振荡器（VCO）以特定频率输出RF信号，理想情况下，该信号将是输出端存在的唯一信号。实际上，输出端存在不需要的杂散信号和相位噪声。...

2023-01-08 标签：振荡器仿真器 pll 2082 0

适用于16位2.5Gsps高性能DAC的不折不扣的时钟解决方案

LTC®2000 16 位 2.5Gsps DAC 提供了卓越的交流性能。对于许多DAC应用，相位噪声、噪声频谱密度（NSD）和无杂散动态范围（SFDR...

2023-01-05 标签：dac pll 信号发生器 1559 0

分析和管理电源噪声和时钟抖动对高速DAC相位噪声的影响

从一张白纸开始，DAC首先被视为一个块盒。噪声可以在内部产生，因为任何实际组件都会产生一些噪声，或者噪声可能来自外部来源。外部电源的入口可以通过任何DA...

2023-01-04 标签：电源 dac pll 3142 0

ADF4356/ADF5356器件上的相位对齐和控制

顾名思义，锁相环（PLL）使用鉴相器将反馈信号与参考信号进行比较，将两个信号的相位锁定在一起。虽然该特性仍有许多应用，但目前PLL最常用于频率合成，通常...

2023-01-04 标签：放大器转换器变频器 2091 0

时钟失效之后，STM32还能运行？

该问题由某客户提出，发生在 STM32F103VDT6 器件上。据其工程师讲述：在其产品的设计中，STM32 的 HSE 外接 8MHz 的晶体产生振荡...

2022-12-30 标签：看门狗 STM32 pll 858 0

FPGA知识汇集-FPGA系统时序理论

上式中：Tco_clkb是系统时钟信号CLKB在时钟驱动器的内部延迟；Tflt_ clkb 是CLKB从时钟驱动器输出后到达发送端（CPU）触发器的飞行...

2022-12-21 标签：fpga pll 时序图 1352 0

JESD204C入门：新增功能应用

对于 64b/66b 链路层，66 位数据块是两个同步标头位，后跟八个八位字节的示例数据，部分基于 IEEE 802.3 条款 49 中定义的块格式。与...

2022-12-21 标签：转换器 pll 922 0

收发器相位噪声拆解通过外部LO提供性能

ADI公司ADRV9009收发器使用外部本振（LO）时的测量表明，使用低噪声LO时，相位噪声可以显著改善。收发器架构是从相位噪声贡献的角度提出的。通过一...

2022-12-21 标签：集成电路收发器 pll 1621 0

PLL/VCO技术如何提高性能、减小尺寸并简化设计周期

多年来，微波频率生成给工程师带来了重大挑战，需要深入了解模拟、数字和射频（RF）以及微波电子学，特别是锁相环（PLL）和压控振荡器（VCO） ...

2022-12-20 标签：微波 pll RF 2607 0

驱动高压锁相环频率合成器电路的VCO

锁相环（PLL）电路是一种反馈系统，它结合了压控振荡器（VCO）和鉴相器，使振荡器信号以正确的频率和相位跟踪施加的频率或相位调制信号。当需要从固定的低频...

2022-12-20 标签：滤波器振荡器 pll 2531 0

为什么完全集成的转换环路器件可实现最佳的相位噪声性能

该设备配备了自动校准引擎，可以识别给定目标频率的最佳VCO频段。在校准模式下，设备可以在实际温度下搜索正确的频段，并且工艺条件，使调频过程无缝衔接。

2022-12-16 标签：振荡器 pll 倍频器 1284 0

下一代软件定义无线电收发器在跳频方面取得巨大进步

本文深入讨论了跳频（FH）的高级概念、通过ADRV9002 SDR收发器的灵活锁相环（PLL）架构实现的跳频设计原理及其四个主要跳频特性。这些功能使用户...

2022-12-09 标签：收发器 pll 无线电 1677 0

HMC834LP6GE压控振荡器介绍

集成式相位检波器(PD)和Σ-Δ型调制器能以高达100 MHz的频率工作，实现更宽的环路带宽和出色的频谱性能。

2022-11-24 标签：pll 压控振荡器倍频器 968 0

一文了解锁相环原理及工作方式

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。

2022-11-15 标签：锁相环 pll 鉴相器 1862 0

一种FLL辅助PLL的GNSS接收机矢量跟踪环路

摘要：全球导航卫星系统（GNSS）接收机的设计主要包括捕获、跟踪、解算三个环节，其中，跟踪环节中载波频率和码频率的稳定性直接影响着导航定位性能。为改...

2022-10-27 标签：接收机 pll GNSS 1798 0

时钟设计技巧

时钟信号在很大程度上决定了整个设计的性能和可靠性，尽量避免使用FPGA内部逻辑产生的时钟，因为它很容易导致功能或时序出现问题。内部逻辑（组合逻辑）产生的...

2022-10-26 标签：fpga pll 时钟信号 1174 0

PLL为什么是这么一个结构呢？

如果用一个自由振荡的振荡器，给MCU提供时钟。会咋样呢?

2022-10-25 标签：mcu 振荡器 pll 812 0

AT32F403A/407时钟配置指南

时钟是芯片正确高效运行的基础，正确的时钟配置是芯片能正确运行的必要条件，其重要性不言而喻。AT32各系列产品的时钟配置部分可能存在细微的差异和需要注意的...

2022-10-24 标签：pll 时钟 AT32 2187 0

什么是时钟缓冲器（Buffer）？时钟缓冲器（Buffer）参数解析

什么是时钟缓冲器（Buffer）？时钟缓冲器（Buffer）参数解析什么是时钟缓冲器（Buffer）？我们先把这个概念搞清楚。时钟缓冲器就是常说的C...

2022-10-18 标签：时钟缓冲器 pll 时钟 2.5万 0

基于PLL和DDS的高性能频率合成器设计

要满足苛刻的频率合成器要求，通常需要做到一定程度的设计灵活性。基本的锁相环(PLL)频率合成器能以低成本、高空间效率、低功耗封装提供合理的频谱纯度和频率...

2022-10-14 标签：锁相环频率合成器 pll 3037 0

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IoT是Internet of Things的缩写，字面翻译是“物体组成的因特网”，准确的翻译应该为“物联网”。物联网（Internet of Things）又称传感网，简要讲就是互联网从人向物的延伸。
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STM32F103C8T6是一款集成电路，芯体尺寸为32位，程序存储器容量是64KB，需要电压2V~3.6V，工作温度为-40°C ~ 85°C。
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数字隔离技术常用于工业网络环境的现场总线、军用电子系统和航空航天电子设备中，尤其是一些应用环境比较恶劣的场合。数字隔离电路主要用于数字信号和开关量信号的传输。另一个重要原因是保护器件（或人）免受高电压的危害。本文详细介绍了数字隔离器工作原理及特点，选型及应用，各类数字隔离器件性能比较等内容。
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