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芯片后仿之SDF 3.0解析(三)

本文接着解析SDF3.0的Timing Checks Entries、Timing Environment Entries两个部分。

2024-04-16 标签：仿真VCS时序分析 1638 0

浅析SpinalHDL中Pipeline中的复位定制

之前有系列文章介绍了SpinalHDL中Pipeline的使用，最近在一个功能模块中真实的使用了这个lib。

2024-03-17 标签：FPGA寄存器仿真器 1032 0

优化编译和仿真的VCS使用技巧

任何事情的选择很难是各个方面都会带来优势，所以需要结合自己的项目去权衡应该优化那些方面，哪里是关键的设计，那么选择优化该方向。相关建议可以在文件dpo_...

2024-03-08 标签：内存VCS 1239 0

AI（VSO）赋能的VCS验证流程

本质是让设计人员聚焦于修复BUG，而不是花时间发现BUG。将需要大量人力的工作交給AI，极大的推动了覆盖率收敛的速度。

2024-03-01 标签：AIVCS 1184 0

网表时序仿真案例：浅说$width语法

在verilog中，$width是时序检查函数，用于检查脉冲的位宽是否符合要求。

2024-03-01 标签：VerilogVCSCLK 2823 0

RTL仿真中X态行为的传播—从xprop说起

在使用VCS进行仿真时，工程师们常常会面对一个极为重要且充满挑战的问题——X态传播行为。

2023-12-04 标签：仿真器VHDL语言RTL 2648 0

verilog中有符号数和无符号数的本质探究

不知道有没有人像我一样，长久以来将verilog中的有符号数视为不敢触碰的禁区。

2023-12-04 标签：仿真器VerilogVCS 1164 0

以xa-vcs为例如何进行cosim仿真验证？

**1 ** 层级关系 曾经我一直认为cosim最顶层必须是一个数字顶层，其实不然。具体使用哪个做顶层要看项目，以数字为顶层的好处是，模拟仿真的结果都转...

2023-10-31 标签：EDA工具加法器电平转换 4023 0

std::randomize随机结果不符合预期？

在近期的一个testcase调试中，遇到一个std::randomize随机结果不符合预期的现象。

2023-10-29 标签：EDA工具仿真器STD 2003 0

systemverilog：logic比reg更有优势

在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的...

2023-10-26 标签：芯片设计VerilogSystem 1116 0

vcs实用技巧

VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即...

2023-10-25 标签：Linux仿真器Verilog 1061 0

systemverilog：logic比reg更有优势？

在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的...

2023-09-28 标签：驱动器仿真器RTL 2511 0

VCS ICO的主要功能有哪些呢？

ico是vcs提供的用于优化覆盖率的feature；一般用户通过dist solver bofore等约束了变量的随机概率，而ico会在用户约束的基础上...

2023-09-19 标签：VCSRCA机器学习 1452 0

写assertion很痛苦？了解一下SVA Checker Library

请根据这段代码写一个assertion检查 count 每次加5。

2023-08-12 标签：VCSSVAFIFO存储 1182 0