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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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Verilog代码编辑仿真验证平台分享

打开后的界面如下图所示，全英文显示。如果感觉自己的英文水平欠佳，可以使用谷歌浏览器打开该网页，并选择在线翻译功能，翻译的正确率还是很高的。

2020-10-23 标签：Verilog verilog代码 5294 0

XILINXISE传统FPGA设计流程

在基本的FPGA模块编写完成后，要使用仿真工具对设计的模块进行仿真，验证模块的基本功能是否符合设计。功能仿真也被称为前仿真。常用的仿真工具有

2020-10-21 标签：fpga 赛灵思 Verilog 2531 0

verilog的数据类型

常量：整数：位宽 num进制 b|o|d|h数字，例如 4b1010 x值(不定值)和z值(高阻值，也可用?代替) x和z可以标识某一位或者某一个数字...

2020-09-28 标签：Verilog 3153 0

Verilog中的二维数组说明

Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下...

2020-09-28 标签：Verilog 数组 3.1万 0

不同情况下，在Verilog中什么时候用wire，什么时候用reg

在Verilog中何时用wire，何时用reg？ Verilog HDL中的变量可以定义为wire型和reg型，这两种类型的变量在定义时要设置位宽，缺省...

2020-09-28 标签：Verilog Reg Wire 1.4万 0

通过实例设计来加深Verilog描述语法理解

作者：小鱼，Xilinx学术合作一.概述在文章《Verilog HDL入门思路梳理》我们说过应该如何去学习Verilog HDL描述。然而第一步，我...

2021-01-02 标签：Verilog Vivado 1618 0

FPGA设计关于Verilog编码的12规范

1、命名规则 ① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致； ② 除parameter外，信号名全部小写，名字...

2020-11-24 标签：Verilog 锁存器触发器 4150 0

verilog模型举例：利用D触发器实现时钟使能

时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。在ASIC中可以通...

2021-10-01 标签：fpga asic Verilog 7707 0

什么是状态机状态机的描述三种方法

状态机 1、状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，...

2020-11-16 标签：逻辑电路 Verilog 触发器 2.7万 0

以AD9249介绍其3线SPI配置的verilog实现

3线SPI的时钟产生方式和上一篇的4线SPI相同，这里不在叙述。两者的不同点在于：三线SPI模式需要FPGA管脚三态控制SDIO的输入/输出状态。下图所...

2020-09-07 标签：fpga Verilog SPI 6653 0

如何利用verilog实现4线SPI配置时序

无论实现读还是写功能，都先要提供SCLK。假如FPGA系统工作时钟40MHz，我们可以利用计数器产生一个n分频的时钟作为SCLK，本例中n取8，SCLK...

2020-09-07 标签：Verilog SPI ADC芯片 3757 0

使用Verilog实现产生任意占空比PWM波的方法说明

实现方法很简单，使用一个计数器一直计数，然后和两个值进行比较，一个值是高电平时间htime，一个值是周期period，在小于htime期间，输出高电平；...

2020-07-04 标签：PWM Verilog 计数器 8909 0

快速理解Verilog语言

Verilog HDL简称Verilog，它是使用最广泛的硬件描述语言。

2020-03-22 标签：Verilog 5119 0

比较Verilog中Wire和Reg的不同之处

wire 和reg是Verilog程序里的常见的两种变量类型，他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog...

2020-03-08 标签：寄存器 verilog 1.2万 0

verilog的signed类型有哪些?

在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型...

2020-01-30 标签：verilog 数字电路 6111 0

FPGA的设计基础之Verilog语言

硬件描述语言(HDL)是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思...

2019-08-21 标签：fpga Verilog 3595 0

verilog学习要点

Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次...

2019-07-13 标签：verilog hdl 2940 0

Verilog语法基础

Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...

2019-03-08 标签：Verilog 语法 1.3万 0

Ajoy Bose：可重用IP(智能产权)才是新的抽象等级

2018-07-09 标签：SoC ip Verilog 875 0

基于Verilog实现的DDS任意波形发生器

DDS是从相位的概念直接合成所需波形的一种频率合成技术。不仅可以产生不同频率的正弦波，而且可以控制波形的初始相位。本文为大家介绍基于Verilog实现的...

2018-01-08 标签：Verilog 任意波形发生器 6879 0

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