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　　Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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vivado技术

FPGA打砖块小游戏设计思路

交流问题 Q ：FPGA打砖块小游戏，如何基于FPGA用verilog语言在Vivado平台上写打砖块小游戏，最好能用到PS2与VGA。 A ：...

2024-12-09 标签：FPGA Verilog HDL Vivado 200 0

Vivado之实现布局布线流程介绍

一、前言本文将介绍Vivado进行综合，以及布局布线的内部流程，熟悉该流程后结合Settings中对应的配置选项，对于时序收敛调试将更具有针对性。二...

2024-12-06 标签：布线布局 Vivado 367 0

U50的AMD Vivado Design Tool flow设置

AMD Alveo 加速卡使用有两种流程，AMD Vitis Software Platform flow 和 AMD Vivado Design To...

2024-11-13 标签：amd 接口加速卡 198 0

Vivado中FFT IP核的使用教程

本文介绍了Vidado中FFT IP核的使用，具体内容为：调用IP核>>配置界面介绍>>IP核端口介绍>>MATLA...

2024-11-06 标签：FFT 仿真端口 865 0

如何在服务器上调试本地FPGA板卡

联合开发或者跑多策略工程的时候，一般都使用多核的服务器进行FPGA设计。这个时候如果板卡在本地电脑上应该怎么进行调试呢?

2024-10-24 标签：FPGA 服务器电脑 285 0

Vivado使用小技巧

有时我们对时序约束进行了一些调整，希望能够快速看到对应的时序报告，而又不希望重新布局布线。这时，我们可以打开布线后的dcp，直接在Vivado Tcl ...

2024-10-24 标签：芯片时序约束布局布线 337 0

Vivado编辑器乱码问题

我们在日常开发中经常使用sublime、vim、vs code等第三方的编辑器，这些编辑器可以使用很多插件来提高我们的编码效率，但是也往往会带来乱码的问...

2024-10-15 标签：VIM 代码编辑器 769 0

如何获取被复制的寄存器

vivado -mode tcl和vivado -mode batch有什么区别？

2024-09-18 标签：寄存器命令脚本 355 0

浅谈Vivado编译时间

随着FPGA规模的增大，设计复杂度的增加，Vivado编译时间成为一个不可回避的话题。尤其是一些基于SSI芯片的设计，如VU9P/VU13P/VU19P...

2024-09-18 标签：FPGA 芯片编译时间 948 0

Vivado 2024.1版本的新特性(2)

从综合角度看，Vivado 2024.1对SystemVerilog和VHDL-2019的一些特性开始支持。先看SystemVerilog。

2024-09-18 标签：代码 design Vivado 903 0

Vivado 2024.1版本的新特性(1)

Vivado 2024.1已正式发布，今天我们就来看看新版本带来了哪些新特性。

2024-09-18 标签：design 编译 Vivado 1350 0

一文了解FPGA比特流的内部结构

比特流是一个常用词汇，用于描述包含FPGA完整内部配置状态的文件，包括布线、逻辑资源和IO设置。大多数现代FPGA都是基于SRAM的，包括Xilinx ...

2024-07-16 标签：FPGA 控制器比特流 7846 0

在不重新安装Vivado的情况下，是否能够安装线缆驱动器？

如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱...

2024-05-16 标签：驱动器 Vivado 661 0

Xilinx SelectIO资源内部的IDELAYE2应用介绍

本文我们介绍下Xilinx SelectIO资源内部IDELAYE2资源应用。IDELAYE2原句配合IDELAYCTRL原句主要用于在信号通过引脚进入...

2024-04-26 标签：FPGA 时钟信号 Vivado 2012 0

基于FPGA BRAM的多端口地址查找表与FPGA BRAM的资源分析

在多端口交换机的设计中，交换机的每个端口都会各自维护一张查找表，数据帧进入到交换机后，需要进行查表和转发。

2024-05-01 标签：FPGA 存储器交换机 1577 0

如何利用Tcl脚本在Manage IP方式下实现对IP的高效管理

在Vivado下，有两种方式管理IP。一种是创建FPGA工程之后，在当前工程中选中IP Catalog，生成所需IP，这时相应的IP会被自动添加到当前工...

2024-04-22 标签：FPGA TCL Vivado 826 0

如何运用Retiming优化Block RAM的使用

对于逻辑级数较大的路径，常用的时序收敛的方法之一就是采用Retiming（中文翻译为重定时）。Retiming到底是怎么回事呢？

2024-04-18 标签：RAM 触发器 Vivado 1034 0

如何在AMD Vivado™ Design Tool中用工程模式使用DFX流程？

本文介绍了在 AMD Vivado™ Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的过程中要把具体...

2024-04-17 标签：TCL RTL Vivado 881 0

Vivado编译常见错误与关键警告梳理与解析

Xilinx Vivado开发环境编译HDL时，对时钟信号设置了编译规则，如果时钟由于硬件设计原因分配到了普通IO上，而非_SRCC或者_MRCC专用时...

2024-04-15 标签：Xilinx 编译器时钟信号 5503 0

在Vivado中构建AMD Versal可扩展嵌入式平台示例设计流程

为了应对无线波束形成、大规模计算和机器学习推断等新一代应用需求的非线性增长，AMD 开发了一项全新的创新处理技术 AI 引擎，片内集成该AI Engin...

2024-04-09 标签：Linux系统机器学习数据交互 1459 0

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