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　　Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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vivado技术

如何在Vitis中把设置信息传递到底层的Vivado

在Vitis完成这个过程的底层，实际调用的是Vivado。Vitis会指定默认的Vivado策略来执行综合和实现的步骤。当默认的Vivado策略无法达到...

2022-08-02 标签：Vivado Vitis 1346 0

如何在Vitis中把设置信息传递到底层的Vivado

本篇博文将继续介绍在Vitis中把Settings信息传递到底层的Vivado。

2022-08-02 标签：Vivado Vitis 1036 0

如何调试设计中的时钟域交汇问题

本篇博文中的分析是根据客户真实问题撰写的，该客户发现即使时序已得到满足的情况下，硬件功能仍出现错误。最后发现，问题与时钟域交汇 (Clock Domai...

2022-08-02 标签：调试时钟域 Vivado 347 0

硬件中存在DDR4校准错误的调试方法与根本原因分析

本篇博文中的分析是根据真实客户问题撰写的，该客户发现硬件中存在 DDR4 校准错误，不同板以及不同构建 (build) 之间出现的故障并不一致。本篇博文...

2022-08-02 标签：DDR4 时序校准 5902 0

时钟域交汇相关处理错误的根本原因分析

本篇博文中的分析是根据真实客户问题撰写的，该客户发现在现场出现罕见的比特翻转, 本篇博文旨在演示用于缩小根本原因范围以及修复此问题的部分调试技巧。

2022-08-02 标签：时序时钟域 Vivado 1025 0

Vivado IP中的Shared Logic到底是干嘛的

在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面。可能很多同学并没有很关注...

2022-08-02 标签：IP Logic Vivado 1829 0

创建AXI Sniffer IP以在Vivado IP Integrator中使用教程

在某些情况下，通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本文中，我将为大家演示如何创建基本 AXI4-Lite Sniffer I...

2022-07-08 标签：接口 AXI Vivado 1046 0

如何将AXI VIP添加到Vivado工程中

在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真波形窗口中讲...

2022-07-08 标签：接口 AXI Vivado 2015 0

vivado的sdk开发工具记录

使用像ZYNQ这样的SOC架构的FPGA，开发难度比较大的，能熟练开发FPGA已经很难了，ZYNQ需要硬件逻辑开发，然后还要开发ARM。

2022-07-05 标签：fpga SDK开发 Vivado 2449 0

Vivado提供的参数选项

在FPGA设计里，设计仿真完成RTL代码设计后便是交给设计套件进行综合及布局布线。在综合过程里，Vivado里提供的参数选项有点儿多，今天闲暇抽空梳理下。

2022-07-03 标签：寄存器 Vivado RTL代码 3732 0

Vivado使用技巧时钟的基础知识

波形（waveform）以列表的形式给出，表中包含上升沿和下降沿在周期中的绝对时间，以ns为单位；第一个上升沿对应于第一个值，第一个下降沿对应第二个值；...

2022-07-01 标签：波形 Vivado 4568 0

在Vivado中创建基于IP集成器(IP Integrator)的设计

Zynq UltraScale+ RFSoC 是业界首款单芯片自适应无线电平台，在一款芯片内集成射频直采数据转换器、单芯片软决策前向纠错核(SD-FEC...

2022-06-08 标签：Xilinx Vivado IP集成器 2863 0

一文详解Vivado的ECO流程

有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。

2022-04-29 标签：TCL ECO Vivado 4950 0

使用VIvado封装自定IP并使用IP创建工程

在FPGA实际的开发中，官方提供的IP并不是适用于所有的情况，需要根据实际修改，或者是在自己设计的IP时，需要再次调用时，我们可以将之前的设计封装成自定...

2022-04-21 标签：fpga 封装 Vivado 5896 0

详解Vivado时钟的基础知识

数字设计中，“时钟”表示在寄存器间可靠地传输数据所需的参考时间。Vivado的时序引擎通过时钟特征来计算时序路径需求，通过计算裕量（Slack）的方法报...

2022-04-20 标签：fpga 时钟 Vivado 9169 0

如何在工程的XDC文件里加入GT位置约束

等该例子工程跑完综合，实现，并产生bit文件之后，请将PDI文件加载到你的VPK120里面：

2022-03-18 标签：以太网光模块 Vivado 3112 0

VIVADO时序约束及STA基础

时序约束的目的就是告诉工具当前的时序状态，以让工具尽量优化时序并给出详细的分析报告。一般在行为仿真后、综合前即创建基本的时序约束。Vivado使用SDC...

2022-03-11 标签：时序 Vivado 9799 0

Vivado中XDC文件的约束顺序

很对人在使用Vivado时喜欢使用多个约束文件对整个工程进行约束，同时Vivado允许设计者使用一个或多个约束文件。虽然使用一个约束文件对于一个完整的编...

2021-10-13 标签：IP 约束 Vivado 6923 0

如何追溯同一时钟域内partial false path的来源

随着设计复杂度和调用IP丰富度的增加，在调试时序约束的过程中，用户常常会对除了自己设定的约束外所涉及的繁杂的时序约束感到困惑而无从下手。举个例子，我的X...

2021-08-23 标签：True TCL 集成设计 5848 0

在Vitis中把Settings信息传递到底层的Vivado

本篇文章来自赛灵思高级工具产品应用工程师 Hong Han. 本篇博文将继续介绍在Vitis中把Settings信息传递到底层的Vivado. 对于Vi...

2021-08-13 标签：编译 DFx Vivado 4260 0

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　　随着Vivado 设计套件通用版本的发布，赛灵思还针对All Programmable 7系列 FPGA和Zynq？-7000 EPP SoC器件推出Vivado高层次综合（HLS）工具，继续延续其在电子系统级（ESL）设计领域的领先地位。
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