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　　Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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vivado技术

Vivado设计之HLS开发详细步骤

对于Vivado Hls来说，输入包括Tesbench，C/C++源代码和Directives，相应的输出为IP Catalog，DSP和SysGen，...

2021-01-02 标签：vhdl Vivado HLS 5283 0

基于VIVADO搭建ARM+FPGA系统架构实现软硬件联合开发

上一期，我们重点学习了ZYNQ的PL开发，本期我们侧重于进行PS开发的学习。我们将在 VIVADO 开发环境下搭建 ARM+FPGA 的系统架构，并在 ...

2020-12-23 标签：fpga arm Zynq 5562 0

基于AXI总线的加法器模块解决方案

前面一节我们学会了创建基于AXI总线的IP，但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。...

2020-12-23 标签：加法器 AXI Vivado 2611 0

探索Vivado HLS设计流，Vivado HLS高层次综合设计

作者：Mculover666 1.实验目的通过例程探索Vivado HLS设计流用图形用户界面和TCL脚本两种方式创建Vivado HLS项目用各...

2020-12-21 标签：Vivado 3627 0

PYNQ设计案例：基于HDL语言+Vivado的自定义IP核创建

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错误时钟偏移计算导致错误时序收敛的解决方案

描述本设计咨询主要介绍一个错误的时钟偏移计算导致错误时序收敛的问题。出现问题的情况：这可能会影响使用生成时钟的设计，其具有以下特征：使用 Viv...

2020-12-24 标签：寄存器路由器 Slice 6002 0

7 eries FPGAs SPI MultiBoot实现方式

7 Series FPGAs MultiBoot功能指让FPGA从2个或者多个BIT文件中加载一个BIT文件运行程序，所以它的2个主要应用如下： 1. ...

2020-12-11 标签：fpga Vivado 1807 0

浅析可提升Vivado编译效率的增量编译方法

增量编译：使用增量编译满足最后时刻 HDL 变动需求，仅针对已变动逻辑进行布局布线，从而可节省时间。

2020-12-13 标签：Vivado 5500 0

基于PFGA的脱离Vivado单独建仿真环境工程

做FPGA样机和做芯片的思路其实是有差异的。为了追求好的性能，节省成本，降低功耗（PPA），芯片设计者往往把事情做到极致，去做验证时把各种覆盖率尽可能做...

2020-12-03 标签：fpga Vivado 1308 0

关于Vivado中三种操作Debug的方式

Vivado中提供了多种Debug的操作方式，下面就来总结一下： 1. 代码中例化ILA IP核第一种，直接例化ILA IP核：需要探测多少个信号，...

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修改BRAM初始化值的避免综合与实现

1、引言以交换机设计为例。在交换机设计前期，转发表项是固化在交换机内部的（给FPGA片内BRAM初始值），但是在测试过程中，往往需要对表项进行修改，如...

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Vivado中进行ZYNQ硬件部分设计方案

ZYNQ概述 ZYNQ内部包含PS和PL两部分，PS中包含以下4个主要功能模块： Application processor unit (APU) Me...

2020-11-03 标签：fpga 寄存器 Zynq 5090 0

vivado约束案例：跨时钟域路径分析报告

跨时钟域路径分析报告分析从一个时钟域（源时钟）跨越到另一个时钟域（目标时钟）的时序路径。

2020-11-27 标签：时钟 Vivado 5899 0

生成zynq裸核启动文件步骤解析

通过修改lscript.ld文件中的内容，可以改变在存储器中的执行位置，因为ELF文件是加载到DDR中执行的，所以两个DDR地址不能重合

2020-11-26 标签：存储器 DDR Vivado 4789 0

【vivado学习】典型时序模型的三条时钟路径分析

发起沿（LaunchEdge）：数据被launch的时钟边沿；也就是说，每一个启动沿，一般都会产生一个新的数据！

2020-11-26 标签：寄存器数据信号 Vivado 4591 0

详细解析vivado约束时序路径分析问题

时序不满足约束，会导致以下问题：编译时间长的令人绝望运行结果靠运气时对时错导致时序问题的成因及其发生的概率如下表：由上表可见，造成时序问题的主要...

2020-11-29 标签：Vivado 时序路径 8733 0

xilinx FPGA中oddr，idelay的用法详解

idelay2中按推荐配置，从DATAIN还是从IDATAIN输入区别为是内部延时还是从IO输入，FIXED固定延时，idelay value先输入0，...

2020-11-25 标签：fpga Xilinx Vivado 1.1万 0

MIO与EMIO的关系解析 GPIO、MIO、EMIO的区别

芯片型号：XC7Z010-1CLG400C Vivado版本：2016.1 点亮流水灯，共使用了三种方式：（1）PS通过MIO点亮PS端LED （2）...

2020-11-24 标签：fpga GPIO MIO 2.4万 0

Xilinx FPGA案例学习之Vivado设计综合约束

在 Flow Navigator 中点击设置, 然后选择Synthesis,或者 selectFlow Settings Synthesis Setti...

2020-11-23 标签：FPGA Xilinx Vivado 5258 0

如何擦除固化在FPGA的程序

在使用Vivado 的SDK进行在线调试时，需要将FPGA的bit文件烧写到FPGA中，但是在使用SDK烧写程序之前必须将已经固化在FPGA的程序给擦除...

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