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　　Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。

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vivado技术

SystemVerilog 中各种不同的联合解析

联合分两种类型：打包 (packed) 和解包 (unpacked)。在上述示例中，我们指定的是打包联合。

2020-11-19 标签：编译器 Vivado 2111 0

Vivado时序案例分析之解脉冲宽度违例

BY Hemang Divyakant Parikh 有多种类型的时序违例可归类为脉冲宽度违例。 - 最大偏差违例（详见此处） - 最小周期违例（本...

2020-11-19 标签：脉冲 Vivado 5647 0

FPGA设计中Tcl在Vivado中的基础应用

Tcl介绍 Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivad...

2020-11-17 标签：fpga TCL Vivado 2601 0

FPGA时序案例分析之时钟周期约束

时钟周期约束，顾名思义，就是我们对时钟的周期进行约束，这个约束是我们用的最多的约束了，也是最重要的约束。

2020-11-19 标签：fpga 时序约束 Vivado 5675 0

Vivado/ISE中不同类型的许可证时常放的错误解析

BY Anatoli Curran 在 Vivado/ISE 中遇到许可问题时，该怎么办呢？本文介绍了使用不同类型的许可证时可能遇到的不同问题。您可单...

2020-11-18 标签：Linux 服务器 ISE 3135 0

FPGA之主时钟约束解析

约束主时钟在这一节开讲之前，我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉，即先看下在没有任何时序约束的情况下会综...

2020-11-16 标签：fpga TCL Vivado 3465 0

FPGA案例之衍生时钟约束

约束衍生时钟系统中有4个衍生时钟，但其中有两个是MMCM输出的，不需要我们手动约束，因此我们只需要对clk_samp和spi_clk进行约束即可。约束...

2020-11-17 标签：fpga Vivado 2339 0

Vivado时序约束中详细的Tcl命令

get_clocks后面的对象是我们之前通过create_clocks或者create_generated_clocks创建的时钟，不在硬件上直接映射。

2020-11-16 标签：TCL 时序约束 Vivado 7065 0

Git进行Vivado工程管理的教程分享

作者：猫叔 git有多好用我就不用多说了，可谓是程序员必备技能之一。对于一般的软件代码来说，只需把源文件进行git管理即可。但对于FPGA工程师来说，使...

2020-11-16 标签：Git Vivado 3106 0

FPGA设计中两种IO约束：管脚约束，延迟约束

I/O约束 I/O约束是必须要用的约束，又包括管脚约束和延迟约束。管脚约束管脚约束就是指管脚分配，我们要指定管脚的PACKAGE_PIN和IOSTA...

2020-10-30 标签：fpga DRC Vivado 1.5万 0

如何实现 FPGA 构建环境的自动化

作者：Andreas Braun Stefan Wiehler 设计工程师，MLE 公司创建 FPGA 设计和维护 Vivado 设计套件项目时，版本...

2020-11-14 标签：fpga 赛灵思 HDL 1633 0

基于Project模式Vivado GUI使用的配置文件自动化生成管理

BY 卢昊曾就职于上海贝尔（阿尔卡特朗讯），任FPGA工程师。目前从事FPGA加速计算方面的工作。有多年使用FPGA开发和应用的经历，熟悉Xilinx...

2020-11-13 标签：project Vivado 3012 0

Vivado IDE全面了解XDC文件的约束顺序

Vivado IDE约束管理器将任何已编辑的约束保存回XDC文件中的原始位置，但不会保存在Tcl脚本中。任何新约束都保存在标记为目标的XDC文件的末尾。

2020-11-13 标签：Vivado xdc 4202 0

Vivado工程模式和非工程模式的比较

01. Vivado的两种工作模式 Vivado设计有工程和非工程两种模式： 1. 工程模式：工程模式是使用Vivado Design Suite自动...

2020-11-09 标签：project GUI Vivado 4629 0

如何在实现流程中将RQA与RQS结合使用的设计示例

通过之前的博文，我们已经学会了如何使用 Report QoR Assessment (RQA) 和 Report QoR Suggestions (RQ...

2020-09-29 标签：时钟时序 Vivado 4027 0

10G/25G以太网IP自协商调试方案

*此调试过程亦适用于10G, 25G, 40G, 50G, 100G以太网IP核，每个IP可能会有些细节上的不同，但整个自协商和LinkTraining...

2020-11-03 标签：以太网寄存器 Vivado 5838 0

如何在 Vivado中完成平台准备工作——创建硬件设计

本文系《创建 Vitis 加速平台的简单指南》的第1部分。（您可通过下列链接查看其它各部分：第 2 部分：在 PetaLinux 中为加速平台创建软件...

2020-09-26 标签：Xilinx 开发板 Vivado 3723 0

Report QoR Suggestions助力解决Vivado设计问题

Report QoR Suggestions （RQS）可识别设计问题，并提供工具开关和可影响工具行为的设计单元属性的解决方案，即便在无法自动执行解决...

2020-01-24 标签：fpga vivado 3015 0

如何在Vivado中实现逻辑锁定和增量编译工程实例说明

本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍，文中有对应工程的下载地址。友情提示：（1）增量编译只允许修改当前工程不超过5%的时候才...

2019-07-06 标签：FPGA 寄存器 Vivado 7128 0

Vivado 设计套件使用方法和注意事项

想到要写这一系列关于工具和方法学的小文章是在半年多前，那时候Vivado已经推出两年，陆陆续续也接触了不少客户和他们的设计。我所在的部门叫做“Tools...

2019-08-01 标签：赛灵思约束 Vivado 3080 0

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