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主时钟

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　　主时钟是产生准确定时信号用以控制其他时钟及可能还有设备的时钟；在国内数字网中，在由单一参考时钟控制所有时钟以取得完全同步网的情形，这个控制时钟一般称为主时钟。

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FPGA主时钟约束详解 Vivado添加时序约束方法

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　　主时钟是用于控制其他时钟频率的时钟，是产生准确定时信号用以控制其他时钟及可能还有设备的时钟。　　在国内数字网中，在由单一参考时钟控制所有时钟以取得完全同步网的情形，这个控制时钟一般称为主时钟，在具有两个以上参考时钟的完全同步网，其间通过国内链路互相同步的情形，其中应有一参考时钟的精度和稳定度最高，作为主控时钟，安装在某一数字交换中心作为网的频率控制中心。

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