亚稳态

参数化的延迟链代码分享

在日常写代码的过程中，我们经常会用到“打拍”的操作。如图1代码段所示。这个打拍的作用，很多时候主要是为了减少亚稳态。

2024-10-21 标签：亚稳态模块化代码 166 0

数字电路中的亚稳态产生原因

亚稳态是指触发器的输入信号无法在规定时间内达到一个确定的状态，导致输出振荡，最终会在某个不确定的时间产生不确定的输出，可能是0，也可能是1，导致输出结果不可靠。

2023-11-22 标签：时钟频率数字电路触发器 1874 0

FPGA设计中的亚稳态解析

说起亚稳态，首先我们先来了解一下什么叫做亚稳态。亚稳态现象：信号在无关信号或者异步时钟域之间传输时导致数字器件失效的一种现象。

2023-09-19 标签：fpgaFPGA设计信号 1855 0

亚稳态理论知识 如何减少亚稳态

亚稳态（Metastability）是由于输入信号违反了触发器的建立时间（Setup time）或保持时间（Hold time）而产生的。建立时间是指在...

2023-09-19 标签：TTLfifo数字电路 896 0

数字设计中常见的CDC问题

在数字系统级别的时钟域交叉（CDC）中，亚稳态传播问题是一个重要的挑战。在这个问题中，由于时序差异，信号在触发器之间的传输可能会导致亚稳态值的产生和传播...

2023-08-14 标签：时钟CDC触发器 1437 0

FPGA设计拦路虎之亚稳态度决定一切

亚稳态这种现象是不可避免的，哪怕是在同步电路中也有概率出现，所以作为设计人员，我们能做的是减少亚稳态发生的概率。

2023-08-03 标签：fpgaFPGA设计MTBF 362 0

D触发器与亚稳态的那些事

本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。对于FPGA和ASIC设计中，D触发器是最常用的器件，也可以说是时序逻辑的核心...

2023-07-25 标签：fpgaasic时钟 1253 0

亚稳态的分析与处理

本文主要介绍了亚稳态的分析与处理。

2023-06-21 标签：寄存器时钟触发器 3996 0

FPGA入门之复位电路设计

前面在时序分析中提到过亚稳态的概念，每天学习一点FPGA知识点(9)之时序分析并且在电路设计中如果不满足Tsu(建立时间)和Th(保持时间)，很容易就出...

2023-05-25 标签：fpga亚稳态复位电路 1700 0

如何理解FPGA设计中的打拍(寄存)和亚稳态

可能很多FPGA初学者在刚开始学习FPGA设计的时候(当然也包括我自己)，经常听到类似于”这个信号需要打一拍、打两拍(寄存)，以防止亚稳态问题的产生“这...

2022-02-26 标签：fpga触发器亚稳态 7974 0

详解亚稳态的理论以及使用建议

一、介绍 在同步系统中，数据始终相对于时钟具有固定的关系 当该关系满足设备的建立和保持要求时，输出将在其指定的传播延迟时间内进入有效状态。在同步系统中，...

2021-06-01 标签：MTBF触发器亚稳态 4072 0

FPGA中复位电路产生亚稳态概述与理论分析

亚稳态概述 01亚稳态发生原因 在 FPGA 系统中，如果数据传输中不满足触发器的 Tsu 和 Th 不满足，或者复位过程中复位信号的释放相对于有效时钟...

2020-10-25 标签：fpga亚稳态复位电路 2489 0

异步复位信号亚稳态的原因与D触发器的Verilog描述

在带有复位端的D触发器中，当reset信号“复位”有效时，它可以直接驱动最后一级的与非门，令Q端“异步”置位为“1”or“0”。这就是异步复位。当这个复...

2017-11-30 标签：触发器亚稳态 1.2万 0

同步异步复位与亚稳态可靠性设计

异步复位相比同步复位： 1. 通常情况下(已知复位信号与时钟的关系)，最大的缺点在于异步复位导致设计变成了异步时序电路，如果复位信号出现毛刺，将会导致触...

2012-04-20 标签：可靠性设计亚稳态同步复位 2892 0