级联型PLL时钟处理器对系统定时影响最小

伴随着通信市场的飞速发展，用于时钟分配的复杂树状结构得到了广泛的运用。为了给许多被时钟分配及其他设计用来传送数据(通过众多具有数字时域精度的不同功能设计组合单元)的节点馈送信号，时钟树是必需的。由于需要采用大量的时钟来对系统中的多个节点进行定时，因此，在严格且非常精确和受限的窗口时间内生成这些定时时钟也就成了当务之急。
目前，这些窗口是以皮秒为单位来测量的。随着必须对其馈送信号的节点数量的增加以及必须将时钟放入其中的定时窗口的迅速减少，设计师必须了解用于完成这些时钟信号的生成、倍频和传输的器件的特性。当今的许多时钟信号发生和传输产品都包含了PLL，因而使得定时系统的复杂程度进一步增加。这些PLL使设计师能够对滞后或超前的时钟进行重新定时、消除了长距离时钟信号传输过程中发生的传播延迟、并能够生成相位锁定于一个基准时钟且频率各不相同的时钟信号。
在利用PLL获得这些时钟控制能力的同时，也带来了PLL可靠性的劣化。要对所有基于PLL的时钟处理元件所产生的信号质量恶化有所了解并提供一定的容限。由PLL加至它所处理的时钟信号上的噪声不能被完全消除，这种噪声常常是被容许的，而且，可对位于时钟树中的那些内含PLL的元件进行配置控制，以使它们所产生的噪声得到控制且总时钟树性能远远高于可接受的最小值。
PLL对由其传递或生成的时钟信号所施加的噪声累积即为抖动。在电学术语里，抖动指一个规定的时钟点(通常是一个指定电压条件下的脉冲上升或下降沿)相对于其绝对期望点的时间偏差。这种抖动传统上一直被分为两大类。第一类为短期抖动，它是根据时点在相邻时钟周期里相对于其理想位置所产生的位移来测量的。用于该参数的常用术语是周期至周期抖动。

图1  锁相环(PLL)

图2  零延迟缓冲器的典型抖动转移函数曲线

另一类抖动是在一段较长的时间里测量的。用于此类抖动的一种术语是长期抖动。而使用频率和准确性都更高的术语则是长期周期抖动。在该领域，必须规定一个时间长度(以周期或秒为单位)，用于对事件的采样周期进行限制以产生测定值。如果对采样周期未加限制，则事件有可能在一个不确定的位置上漂移，因此，必须设定并说明对事件的发生率进行测量的测量周期，以便更加精确地规定测量的具体方法。对于一个特定的应用，通常与脉冲边沿在某一特定周期之内所必须具有的稳定性有关。
在建立具有合理数值的时钟树的过程中都不可避免地需要把基于PLL的时钟处理元件串联。在这种场合，需要了解每个元件所引发的抖动之间的相互影响，而且，更为重要的是应弄清时钟树所生成的全部最终分量时钟的抖动内容。本文将从原理和功能角度进行全面论述。
当工程师准备采用包括多个串联PLL时钟处理元件的设计方案时，他们常常面临两个信息源。第一个信息源是RF设计师所拥有的传统知识。虽然有关基于RF PLL设计的介绍很多，但它们往往涉及的是那些将两个基于PLL的信号进行混合以生成一个和数时钟或差分时钟的电路。而且，它们一般也不像数字设计那样具有皮秒级的定时限制。在数字时钟领域拥有众多的可用理论信息，但是，设计师所需的却是一些经验信息或证据，用以把该应用难题转化为一个清晰明了并具有预见性的观点，即明确设计目标以及应该把设计时间和资源集中在哪些方面，从而实现一款健全的设计方案。
本文将对一个采用5个串联PLL的特殊而又典型的实验所获得的性能加以研究。虽然我们并不建议您采用5个PLL器件串联配置的设计方案，但这里特意采用该方案来把设计师所关心的种种不良影响着力体现出来。
在研究基于PLL的时钟处理元件时，首先需要了解的一点就是它们对必须通过其进行传递的时钟信号所起的作用。图1示出了一个典型的ZDB(零延迟缓冲器)元件及其各组成部分。
对电性能而言最为重要的是由相位检波器、误差放大器、电荷泵以及环路滤波器所构成的串联元件组。对于一个输入基准时钟信号，这些元件起一个二阶低通滤波器的作用。图2示出了抖动和频率转移函数以及在本例中所使用器件的带宽响应。
这是一幅输入-输出转移函数曲线图。它指示了至元件的任何输入频率的增益(和损耗)。请注意，输入频率(既可以是频率本身也可以加载于输入基准信号之上)将通过环路滤波器和相位检波器组合级进行传输和放大。高于1.5MHz滚降点的频率(以及复杂波的频率分量)将因该滤波作用而被衰减，从而在经过该器件时被抑制。
为了分析和说明PLL时钟处理器件对通过其传递的时钟信号的作用，下面将分三个不同的视图对时钟信号通过若干连续级时存在于其上的噪声进行研究。
第一个是频域视图。该视图将采用一个频谱分析仪来观察功率电平与频率的函数关系曲线图，以了解这种噪声是如何在系统中进行传播的。
第二个是长周期抖动视图。这里可以观察到输出时钟在一段较长的时间里是如何起作用的，以及这些周期性变化的实际频率分布情况。该测量将借助一个TIA(时间间隔分析仪)来显示发生量(总数)与频率的相互关系。
第三个是调制域视图。在该视图中可以观察到一连串中等长度周期中的周期至周期(C-C)或相邻周期间的频率变化。它将显示脉冲或即时频率(抖动)的存在以及一个中等时段的视图。
本文所使用的器件具有以下数据表特性：
·200ps的C-C抖动
·1MHz的PLL环路带宽
在基准载频的两侧有一个相当平坦的噪声层。载频扫迹的宽度和斜率取决于频谱分析仪的视频性能和分辨率带宽设定值。重要的是应留意噪声层相对于基准时钟脉冲的上升沿和下降沿的平坦度，因为我们关注的是该平坦度在各处理级之间的变化。
从图2以及相关的阐述可知，基于PLL的时钟器件在频域中起低通二阶滤波器的作用。在研究每个连续级的频谱内容的过程中能够清楚地发现：位于环路滤波器通带之内的噪声在连续级当中进行传递并被逐级放大。事实上，对于第二级以及后续级的输出，通过这些进行传递的频谱能量有一个确定的峰化。它对应于图2所示的通带边缘处的轻微峰化。其次需要关心的是器件通带以外的噪声层。请注意，即使在5级增益之后，该噪声层仍然与波形振幅的输入信号(最顶端和最底端)电平较为接近。
对于靠近基准频率的频率，基于PLL的时钟器件确实起着一个低通滤波器的作用。低频(接近载波频率)能量和信号分量将轻而易举地通过该器件。这意味着该低频能量(从性能上讲，它将转换成一个低频以及输出频率的缓慢移动或漂移)将在信号通过连续处理级时被传递和放大。谁将控制其最终数值(以频率为单位来表示的从输入基准至第一级的偏差)几乎完全取决于器件的带宽以及任何其它试图在时钟树的各级之间对其加以抑制的努力。
我们将研究的第二个视图是长期或周期抖动视图。
首先需要注意的是密度分布本质上是一个高斯函数。这对以下已知事实提供了支持，即：由元件内部的实际噪声或输入信号中的固有白噪声所引起的随机抖动将在信号上表现为一个可预测性很高的高斯分布扩展(调频)效应。其次需要注意的是该噪声在多个处理级上对时钟信号总幅度的影响，以及噪声在其通过每个额外处理级时的累积和展宽(分布于更宽的频率范围内)。
应该注意的是，这些频率接近于基频。这符合本文的观点，因为它表明接近器件通带(或位于器件通带之内)的噪声和能量分量并非仅由对其进行放大的器件来传递。同样，由于该噪声(抖动)接近于器件的工作频率，因此，抖动的发生速率非常缓慢。正是基于这一事实，总体影响便是使第二级跟踪第一级信号的误差、第三级跟踪第一级和第二级的误差、而末级跟踪其前面的所有处理级的累积(加性)误差。
时钟的高频域周期至周期抖动在各级之间累加，而且其增量非常小。在有些系统中，它甚至会在通过某些处理级时有所减小。造成这种情况的原因是周期至周期抖动出现于时钟的相邻周期之间。在本例中，时钟的基频为106.25MHz。为了使波形对一个脉冲噪声(频谱频率内容中的短期和高频部分)做出响应，其频率将不得不在100MHz以上。否则，噪声的影响就会散布于许多周期之中。由于该器件的环路带宽较窄，所以此类能量是通过带通曲线的边缘来进行滤除的，因而不容易在各级之间传播。在精确设计的系统中，宽带宽元件可被用来将这种人为调制干扰作为所需的EMI抑制用扩频调制信号来传递(以低于35kHz的循环速率进行)。因此，为了减小系统的累积高频抖动，可采用一个带宽非常窄的PLL器件在施加目标系统设备之前对此以及其它高频噪声进行有效地滤除。
总结一下本例所阐述的内容。首先，当信号通过连续的基于PLL的时钟处理级时，包含在基于PLL器件的带通特性内部的低频噪声将会传播并被放大和累加。如果正在设计的系统是一个需要具有长期稳定性且不因为是瞬时关断频率而受到不利影响的时基(时钟)，则采取将PLL时钟处理器件串联的方法对系统的影响是最小的。由于进行了长期的高斯平衡处理，因此，任何短周期变化都将最终得到平衡。
因此，如果采用两到三个连续时钟对系统中的事件进行了非常严密的定时，则这不是一个问题，因为该长周期抖动的累加时间过长，因而不可能形成足以对相邻时钟周期中发生的事件产生影响的误差。在这些应用中，常见的做法是对动态存储器、CPU以及与它们进行数据互传的其它器件进行定时。这里，一个RAS-CAS-READ周期中的三个连续时钟的稳定性虽然就瞬间而言有着至关重要的影响，但1000个周期跨度上的长周期变化则几乎没有影响。
在频谱的另一边可以看到非常快(远远超出器件所采用的PLL带宽)的抖动并不通过具有多个基于PLL的时钟器件的系统。存在于任何器件输出端上的周期至周期抖动其本身大都与至被测器件的抖动相差无几。这意味着那些对其时钟脉冲中相邻或非常接近的周期中的周期/频率变化非常敏感的器件有望与串联的、基于PLL的时钟器件树很好地配合工作。对采用基于PLL的串联时钟器件树的应用的主要负面影响出现于特定的数据应用，在这些应用中，一个输入数据流拥有许多被分割在非常特殊且分散的时间窗口中的连续数据位。在此类应用中，当从数据流还原数据时，由一个基于PLL的长元件树所生成的时钟的长期位移可能会导致时钟信号落在期望的单元时域之外。