Tail-biting卷积码的译码算法 - LTE中Tail-biting卷积码的译码器设计

2 Tail-biting卷积码的译码算法

　　维特比算法的实质是最大似然译码，它是在卷积码的网格图中寻找一条与编码路径最接近的最大似然路径作为其最终译码输出。在译码的每个时间单元，把网格图上各个分支的度量加到前面状态的路径度量上，比较进入每个状态的所有分支的度量，选择具有最大度量的分支，即幸存路径，迭代上述步骤，最终输出最大似然路径作为其译码输出。

　　维特比算法主要由三部分组成：分支度量(Branch Metric，BM)模块、加比选(Add Compare Select，ACS)模块和回溯(Trace Back，TB)模块。

　　直接运用维特比算法对Tail-biting卷积码进行译码，其译码复杂度大，不利于硬件实现。为了能降低译码复杂度，用固定延时译码(Fixed Delay Decoding)算法，它是利用Tail-biting卷积码的循环特性，也就是编码输入的开始部分能用来估计译码网格图的最后状态，执行译码操作用的固定延时。

　　如有一段长为L的软判决数据，选择原数据的后LH个软判决比特，将其放置在数据头部，选择原数据的前LT个软判决比特，将其放置在数据尾部，最后形成长为LH+N+LT的待译码软判决数据。将它用Viterbi算法译码，在译码数据中丢弃前LH个比特和后LT个比特，即为所需译码数据。其中LH和LT分别称为头译码长度(Head Decoding Length)和尾译码长度(Tail Decoding Length)，为此算法中需要决定这两个重要参数。

　　3 译码器的设计与实现

　　在译码器的设计中，采用固定延迟算法。首先对进入译码器之前的软判决数据进行处理，如图3所示。

　　

 

　　将其处理成图中所示的待译码数据格式，其中DL是实际输入的所需译码数据长度，PL为所需在数据中加的数据前缀长度，也即上述固定延迟算法中的头译码长度，DD为所要达到的译码深度(Decoding Depth)，DD-DL为所要加的后缀长度，即固定延迟算法中的尾译码长度。在设计中选择PL为96，由于在LTE系统中DL是变化的，最大为76，不能够选择固定的尾译码长度，但在本文设计中选择固定的DD为192。

　　译码器的整体设计框图，如图4所示。图中译码器主要由译码器系统控制模块，分支度量(BM)模块，加比选(ACS)模块，回溯(TB)模块和输出缓存组成。

　　

 

　　数据处理由译码器系统控制模块控制完成，它控制从输入缓存中读入数据进行译码。

　　下面对译码器BM模块、ACS模块和TB模块这三个核心模块的具体设计与实现进行详细介绍。

　　3.1 BM模块

　　在整个系统中分支度量采用的是软判决数据。软判决根据接收的的软判决比特和编码器网格图的参考分支，计算其欧氏距离。一般的欧氏距离采用如下公式计算：

　　

 

　　式中：ri为接收的软判决比特;ci为编码器网格图的参考分支。上述公式经简化后结合系统所用软判决数据特点，可以得到如下计算方法：

　　

 

　　式中：Ri为接收的软判决比特的绝对值;Ci∈{0，1)为参考分支比特。