性能 - 选择ASIC、FPGA和DSP的重要准则：可编程性、集成度、开发周期、性能和功率

对DSP和FPGA功能实现的性能进行比较相当困难，因为这些器件的结构分别用于处理不同类型的问题。DSP工作于非常高的速率条件下，但在某一时刻只能完成有限的处理任务。另一方面FPGA的工作速率通常低于DSP的速率，但对同时可完成的处理任务则几乎没有限制。

为了说明上述这些差异，考虑如图2所示的具有16个抽头的简单FIR滤波器。该滤波器要求在每次采样中完成16次乘积和累加(MAC)操作。德州仪器公司的TMS320C6203 DSP具有300MHz的时钟频率，在合理的优化设计中，每秒可完成大约4亿至5亿次MAC操作。这意味着C6203系列器件的FIR滤波具有最大为每秒3,100万次采样的输入速率。

但在FPGA中，所有16次MAC操作均可并行执行。对于Xilinx的Virtex器件，16位MAC操作大约需要配置160个结构可重置的逻辑块(CLB)，因此16个并发MAC操作的设计实现将需要大约2,560个CLB。XCV300E可轻松地实现上述配置，并允许FIR滤波器工作在每秒1亿个样本的输入采样速率下。

附加功率

ASIC器件的设计通常经过优化以提供卓越的功率性能。但大多数可编程器件的功率将随器件利用率和时钟频率的增加而急剧增长，因此在衡量整体设计的功率分配时，必须考虑这一因素。

例如，利用Altera公司的20K600可编程逻辑器件(PLD)实现的4信道下行转换器只需消耗不到2W的功率，即可实现每秒2,500万次采样的输入数据率。这样的功率虽然比较高，但对于指定的应用还是可以接受的。如果将输入数据率提高至每秒6,500万次采样，那么消耗的功率将达到5W，这超出了许多数字无线产品所能承受的功率门限。

与Altera 20K600相比，在相同的输入数据率条件下，Analog Devices 公司的AD66244信道下行转换器ASIC消耗的功率为700mW。

在较低的速率条件下，FPGA的功率利用率通常优于高端DSP。为对此加以说明，考虑Dish Network公司在数字视频广播中采用的纠错机制。在该系统中速率高达27.647Mbps的多路复用数据采用Reed-Solomon纠错机制进行编码，该机制为每188个数据字节直接生成16个奇偶校验字节，并生成最大为30Mbps的合成数据率。

在5,000个时钟周期中，TMS320C6203可解码204个字节的Reed-Solomon代码字。为实现所需的数据吞吐量，在300 MHz频率下，CPU必须实现近50%的利用率，而消耗的功率约为1.53W。

与此相反，在Xilinx XCV100E上实现的Reed-Solomon解码器设计消耗的功率仅为200mW。这是一个巨大的改进，可以与商用Reed-Solomon ASIC(如Advanced Hardware Architectures公司的AHA4011C)具备的性能相媲美。

器件选择

表3总结了上述结果。表中每类器件按1至5的标度主观地设定功率极限，1表示该类较差的选择，而5则表示最佳选择。

有了上述分析，也就不难得到采用ASIC、FPGA和DSP器件设计软件无线电的区分原则，这些原则归纳如下：1. ASIC只需提供可以接受的可编程性和集成水平，通常即可为指定的功能提供最佳解决方案。2. FPGA可为高度并行或涉及线性处理的高速信号处理功能提供最佳的可编程解决方案。3. DSP可为涉及复杂分析或决策分析的功能提供最佳可编程解决方案。

随着技术的进步，DSP、ASIC和FPGA将在芯片上支持更多的功能，这进一步模糊了三者之间的界限。而对于软件无线电设计人员，这意味着他们在今后的设计中将面临更难的选择。

作者简介：

Lee Pucker是Spectrum Signal Processing公司无线系统商业部的系统设计师，他于Illinois大学获得BAS学位，并于1991年在Johns Hopkins大学获得MSEE学位。