基于专用数字下变频芯片GC5016的宽/窄带数据下变频系统设计及数据分析与解调

数字下变频是无线通信链路层的重要组成部分，宽带信号和窄带信号的下变频由于信号带宽不同而抽取因子不同，使得同时具有宽带和窄带信号的系统采用基于FPGA的系统很难实现。本文提出采用专用数字下变频率芯片GC5016同时实现宽带和窄带信号的变频；采用FPGA实现对宽/窄带数据的接收和存储，存储后数据使用高性能DSP芯片C6455实现对这些数据的处理。文中详细介绍了该系统的软硬件设计方法。

引言

随着电子技术和信号处理技术的发展，宽带数据的应用越来越多，同时窄带数据通信也仍然广泛存在。同时对宽带和窄带数据进行处理是目前无线通信遇到的问题。由于数字接收机系统中，宽带和窄带数据的需求不是事先固定的，而是在信号分析和识别后，自适应地或者由用户现场下发命令，实现宽带或者窄带信号的监测。 在这种应用背景下，基于FPGA的数字下变频就面临现场编程问题，一般FPGA解决方法是将各种带宽的参数存储在其FLASH芯片中，随时根据命令来调用 不同带宽下的工作参数，但需要的存储空间较大，占用FPGA的资源也较多，基于此方法设计的系统需要大容量的FPGA芯片，系统的功耗较大，价格较高。

为此，本文提出一种基于专用数字下变频芯片GC5016的宽/窄带数据下变频解决方案，使用小规模FPGA实现对GC5016输出数据的读取和存储，应用高性能DSP芯片C6455实现对下变频后数据的分析和解调。

1 GC5016及其结构

GC5016是TI公司推出的宽带4通道的可编程数字上下变频器，提供160 Msps输入速率，可以采用双通道联合处理最高320 Msps的输入速率，满足目前绝大部分A/D器件的速率要求。4个完全相同的通道可以独立配置成上变频、下变频或两个上变频、两个下变频的组合通道。本文 主要介绍其下变频功能。GC5016的内部结构如图1所示。图中给出了GC5016在接收工作模式下的结构图，其内部有4个通道，图中给出了A和B两个通 道的结构图，通道C和D具有和这两个通道完全一致的结构。

图1 GC5016内部结构图

输入数据经过数据选择单元进入混频器，数据选择格式有定点16位、浮点16位以及AB双路合成数据3种格式。数字混频器将按照软件配置对信号进行混频，为了便于后面的滤波，一般转换到零频为中心的基带数据。基带数据可以两路合成分别经过滤波器， 也可以每路单独进行滤波。滤波器组包括CIC滤波器和可编程滤波器：CIC滤波器可以实现1~256的整数抽取，降低了数据速率；可编程滤波器一般使用 FIR滤波器，对信号进一步抽取和整形，这里抽取可以为1~16，可见GC5016可以实现最大的抽取为4 096（16 256）。FIR滤波后的数据经过AGC功率检测和控制模块，数据最后经过输出格式化后输出。

图中配置口是一个并行数据接口，必须经过这个接口配置GC5016的寄存器，也可以通过配置口来读取芯片的寄存器，查看芯片工作是否正常、初始化是 否正确等；GC5016具有一个同步输入和同步输出口，可以用于多个GC5016的同步，也可以用于单个芯片内几个通道的同步；JTAG口用于芯片的测试，用户一般不需要连接；电源和时钟复位接口是芯片正常工作的基本配置。

2 硬件系统设计

硬件系统主要由ADC、GC5016、FPGA和DSP组成，如图2所示。

图2 硬件系统

模/数转换芯片ADC采用ADI公 司的16位芯片AD9467，其采样频率高达200 MHz，具有75 dB的SNR和90 dB的SFDR，是一款性能较高的高速ADC。其对外接口是差分LVDS数据和时钟总线，差分输出不能直接连接到GC5016，需要采用FPGA将差分信 号转换成单端信号。FPGA以ADC输出的差分时钟为基准时钟对差分数据进行读取和转换，将处理好的单端信号数据仍然在该时钟基准下输出给GC5016。 由于FPGA的差分端口是相对应的，因此连接ADC的差分数据线和差分时钟线要注意不能随便连接，尽量安排在FPGA的同一Bank中，否则可能导致传输 路径不一致，在高速数据读写下容易产生相位畸变，使得输入和传输数据错误。

DSP和FPGA之间的数据通过HPI接口，由FPGA写入DSP，节省DSP的数据读写时间。DSP和FPGA之间还有EMIF接口，用于DSP 对FPGA的控制，DSP和FPGA之间的控制状态由GPIO总线传输。同时，DSP还连接一个EMIF接口到GC5016，用于DSP对GC5016的 控制和状态读取。

3 软件设计

3.1 GC5016的控制寄存器设置