一种适用于RFIC的抗击穿LDMOS设计

摘要：提出了一种具有深阱结构的RF LDMOS，该结构改善了表面电场分布，从而提高了器件的击穿电压。通过silvaco器件模拟软件对该结构进行验证，并对器件的掺杂浓度、阱宽、阱深、栅长进行优化，结果表明，在保证LDMOS器件参数不变的条件下，采用深阱工艺可使其击穿电压提升50%以上。

LDMOS (Lateral Diffused MetalOxide Semiconductor Transistor，横向扩散金属氧化物半导体)以其高功率增益、高效率及低成本等优点，被广泛应用于移动通信基站、雷达、导航等领域。射频大功率LDMOS由于具有P、L波段以上的工作频率和高的性价比，已成为3G手机基站射频放大器的首选器件。

随着IC集成度的提高及器件特征尺寸的减小，栅氧化层厚度越来越薄，其栅的耐压能力显著下降，击穿电压是射频LDMOS器件可靠性的一个重要参数，它不仅决定了其输出功率，还决定了器件的耐压能力，因此必须要采取措施以提高器件的击穿电压。

本文将在基本LDMOS的基础上，通过器件结构的改进来提高LDMOS的抗击穿能力。

1、LDMOS耐压特性

如图1所示，LDMOS最主要的结构特点是采用双扩散技术，在同一窗口进行磷扩散，沟道长度由两种扩散的横向结深决定。LDMOS中产生的击穿形式有栅绝缘层击穿和漏源击穿。

LDMOS高压器件是多子导电器件，由于漂移区将漏区与沟道隔离，Vds绝大部分降落在漂移区上，基本上没有沟道调制，所以当Vds增大时，输出电阻不下降。并且栅电极和漏区不重迭，从而提高了漏源击穿电压。

影响LDMOS耐压性能的因素很多，本文将从埋层、漂移区掺杂浓度、衬底掺杂浓度3方面进行分析各参数对其耐压性能的影响。

1.1、影响LDMOS耐压性能的主要参数

1.1.1、埋层

在P衬底用离子注入法注入N型埋藏层(NBL)，一方面，NBL与P衬底以及N+掺杂区形成寄生三极管，当有电压加在LDMOS器件的漏极时，可利用寄生三极管形成电流放电路径，并且添加的N型埋层可以增加杂质的掺杂浓度，减小其内部电阻，从而更利于释放电流。另一方面，NBL可以降低沟道附近的等位线曲率提高击穿电压，其电中性作用使漂移区的优化浓度提高，导通电阻降低，改善了漏极击穿特性。

1.1.2、漂移区掺杂浓度

漂移区是LDMOS和MOS器件结构的主要差异之一，也正是由于低掺杂漂移区的存在使LDMOS击穿电压比传统MOS高很多。漂移区长度、深度和浓度对击穿电压的影响很大，一般说来，漂移区长度越长，LDMOS击穿电压越高，但是当漂移区长度增加到一定值时，其击穿电压随着漂移区长度的变化逐渐变缓。击穿电压随漂移区浓度的增大先增大后减小。

1.1.3、衬底掺杂浓度

衬底掺杂浓度的大小对击穿电压影响较大。由于pn结一边或者两边掺杂浓度较低时，雪崩击穿是pn结主要的击穿机制，LDMOS的一次击穿是主要集中在漏极处的雪崩击穿，在一定范嗣内，衬底浓度越小，与漏极形成的反向PN结的势垒宽度越宽，碰撞倍增次数越多，雪崩击穿也就越容易发生，击穿电压就越低。

1.2、提高LDMOS击穿电压现有的技术

目前，利用器件结构上的改进，进而提高LDMOS击穿电压的方法主要有：RESURF技术、漂移区变掺杂、加电阻场极板、内场限环等技术。

RESURF技术：其基本原理是选择适当的漂移区掺杂浓度和厚度，控制漂移区表面的二维电场，使击穿发生在体内从而达到高击穿电压的目的。通过降低漂移区掺杂，在沟道和漂移区结的电场尚未达到临界电场之前，利用P-衬底和N-漂移区的pn结将漂移区耗尽，增大了耗尽区边界的曲率半径，从而提高了击穿电压。

漂移区变掺杂：通过表面掺杂浓度的阶梯变化，在漂移区中部引入新的电场峰值，提高漂移区中部电场，且较高的掺杂位于表面，降低导通电阻的同时改善表面电场分布。

加电阻场极板：在漂移区上方形成电阻场板，电阻场板产生均匀分布的垂直电场施加于漂移区中，与水平电场交叠，使漂移区电场分布也均匀化，降低了电场强度，从而提高了击穿电压。

内场限环技术：在N-漂移区中插入P型区域，在漂移区内形成内场限坏时，内场限坏耗尽区的电场与表面电场方向相反，增大了栅场耗尽区的有效曲率半径，从而提高了器件耐压。

总体而言，RESURF技术无需增加额外的工艺，但须对衬底掺杂浓度、N阱掺杂浓度和N阱的厚度以及区域进行控制，精确度要求较高。漂移区变掺杂技术和加电阻场极板工艺步骤较复杂，不利于电路的集成。内场限环技术需受到漂移区宽度及深度的限制，一般适用于漂移区较深，且浓度较高的LDMOS器件中。

2、LDMOS抗击穿设计

LDMOS器件的击穿电压主要集中在漏极处，此处的电场较集中，电场越集中，器件越容易击穿，因此，为了提高器件的击穿电压，可减弱其电场强度。