- 在FPGA上优化实现复数浮点计算

相反，可以对64个乘法器的输出进行去归一化，成为公共指数，最大是64位指数。可以使用定点加法器电路对这些64路输出求和，在加法树的最后进行最 终的归一化。如图3所示，这一本地模块浮点处理过程省掉了每一加法器所需要的临时归一化和去归一化。即使是IEEE754浮点，最大指数基本决定了最终的 指数，因此，这种改变只是在计算早期进行指数调整。

但是，进行信号处理时，在计算最后尽可能以高精度来截断结果才能获得最佳结果。这种方法进位额外的尾数，补偿了单精度浮点处理所需要的早期去归一化次优方法，一般从27位到36位。采用浮点乘法器进行尾数扩展，因此，在每一步不需要对乘积进行归一化。

注意，这一方法每个时钟周期也会产生一个结果。GPU体系结构可以并行产生所有浮点乘法，但是不能高效的并行进行加法。之所以这样是因为不同的内核必须通过本地存储器传输数据，彼此实现通信，因此，不能灵活的连接FPGA体系结构。

这一方法产生的结果要比传统IEEE754浮点结果精确得多，如表3的测量结果所示。BDTI的基准测试获得了相似的结果。

　　表3：FPGA相对于IEEE754浮点更精确的结果。

使用Cholesky分解算法，实现大规模矩阵求逆，获得了表3的结果。以三种不同的方法实现了相同的算法——在Matlab/Simulink中， 使用了IEEE754单精度浮点，在RTL单精度浮点处理中，使用融合数据通路方法，在Matlab中也使用了双精度浮点。双精度实现要比单精度实现精度 高十亿倍(109)。

表3对比了Matlab单精度；RTL单精度和Matlab双精度存在误差，确认了融合数据通路方法的完整性。采用了这一方法来获得输出矩阵中所有复数元素的归一化误差以及矩阵元素的最大误差。使用Frobenius范数计算了总误差和范数：

请注意，由于范数包括了所有元素的误差，因此，它要比每一误差大很多。

而且，DSP Builder高级模块库和OpenCL工具流程都针对下一代FPGA体系结构，支持并优化目前的设计。由于体系结构创新和工艺技术创新，性能可以达到100峰值GFLOPs/W。

总结

高性能计算应用现在有新的处理平台选择。对于特殊类型的浮点算法，FPGA能够提供低延时和较高的GFLOP/s。在几乎所有应用中，FPGA都能够实现优异的每瓦GFLOP/s。随着下一代高性能计算优化FPGA的推出，这种优势会更明显。

Altera的OpenCL编译器为GPU编程人员提供了几乎无缝的方法来评估这一新处理体系结构的指标。Altera OpenCL符合1.2规范，提供全面的数据库支持。它解决了传统FPGA遇到的时序收敛、DDR存储器管理以及PCIe主处理器接口等难题。

对于非GPU开发人员，Altera提供DSP Builder高级模块库工具流程，支持开发人员开发高Fmax定点或者浮点DSP设计，同时保持了基于Mathworks的仿真和开发环境的优点。要求 高效能工作流程的FPGA开发人员多年以来一直使用这一产品，与经验丰富的FPGA开发人员相比，所实现的Fmax性能相同。