基于DP标准的扩频时钟发生器系统参数研究

基于DP标准的扩频时钟发生器系统参数研究

1 引言
    DP(DisplayPort)接口标准旨在寻求代替计算机的数字视频接口DVI(Digital Visual Interface)、LCD显示器的低压差分信号LVDS(Low Voltage Differential Signal)，作为设备间和设备内的工业标准，并在若干领域跃过DVI和高清晰多媒体接口HDMI(High Definition Multimedia Interface)这两种接口标准。DP利用目前交流耦合电压差分的PCI Express电气层，有1～4个工作速率为217 Gb/s的数据对(Lanes)，最高可获得4条通道总共多达10．8 Gb/s的带宽。时钟不是分离的，而是内置于Lanes。传输命令和控制的辅助数据通道是双向的，最高传输比特率可达1 Mh／s。DP支持的最大传输距离为15 m，而其工作电平比DVI更低。
    电子产品的性能不断提高，其微处理器的频率也在不断增加，由此产生的电磁干扰会影响电子产品的正常使用。为抑制电磁干扰，研究者们先后开发出屏蔽、脉冲整形、滤波、低电压差分时钟、特殊版图布局、扩频时钟发生器等方法，其中扩频时钟发生器可有效减小峰值和谐波功率，且可通过电路设计去实现，从而得到了广泛应用。这里扩频时钟的实现方法是直接对控制电压进行调制，从而线性影响输出时钟的频率。调制信号对于输出是带通的，调制频率应在带通范围内：该信号经分频器后作为鉴频鉴相器的输出，需使调制信号的频率小于环路带宽K。

2 系统参数设计
    该设计的主要任务是在合理设计锁相环路的基础上运用外加电荷泵对压控振荡器的控制电压进行三角波调制，得到所需的扩频时钟。图1为扩频时钟发生器系统框图。

2．1 锁相环工作原理
    作为一种集成电路模块，锁相环在电气测控或功率变换系统中用来对输人信号进行处理后输出一个时钟信号，并使该时钟信号与指定频率信号(一般为基频信号)具有相同的频率和相位信息，即使这两个信号具有同步性(或称相干性)。锁相环的基本组件包括鉴相器、环路滤波器和压控振荡器，三者形成一个负反馈环路结构，如图2所示。鉴相器用于判断压控振荡器的输出信号与输入信号之间的相差幅度，输出至低通滤波器进行滤波和平滑，以消除高频干扰和其他不稳定因素的影响，并以此作为压控振荡器的控制信号。压控振荡器根据相位误差信号，自适应地调节内部时钟输出信号，使其频率和相位与输入信号保持一致，实现锁相功能。

    设锁相环的输入信号为u1(t)，压控振荡器的输出信号为u2(t)，且可表示为：

  
式中，ω1和ω2为信号角频率，θ1和θ2为信号相位。

 对于乘法型鉴相器，其输出的低频分量为：

       式中，Kd为相差放大系数。
    经反馈调节后，鉴频鉴相器的输出相差将很小，式(3)可近似为：

   

环路滤波器具有多种形式，这里以一阶低通滤波器为例，如图3所示。

    压控振荡器也具有多种形式，一般地，其输出信号的相位信息与输入电压uf之间满足：

 

  式中，ω0为压控振荡器的中心频率，K0为积分系数。
    经负反馈调节后，鉴相器输出信号的频率ω2与ω0相差很小，因而得到：

 当输入信号频率ω1(t)由于某种原因而发生变化时，必然引起相位信息的变化，该相位变化将直接反映在鉴相器输出与相位误差成比例的电压ud(t)上，再经低通滤波器取出的其中缓变量，进一步调节压控振荡器的输出信号与输入信号同步。可见，锁相环实现的是一种有差的相位负反馈控制。
    从信号加至锁相环的输入端开始，直到环路进入锁定稳态的全过程，称为捕获时间(亦称过渡时间)。捕获时间的大小不仅取决于环路的参数和起始状态，还与输入信号的形式密切相关。对于给定的环路设置，锁相环能否进入同步，还取决于起始频率差，若起始频率差超过某一范围，环路就不再具有捕获功能，难以实现对输入信号的同步跟踪。这个有效频率范围称为环路的捕获带。捕获带的宽度与环路的增益有关，增益越大，捕获带越窄。同步状态即经捕获使环路的状态稳定在|θe (t)|≤ε1和|θe(t)-2nπ|≤ε2，其中θe(t)表示相位差的变化速率，ε1和ε2为两个很小的正数。若输入信号的频率恒定不变，则环路进入同步状态后，输出信号与输入信号之间的频率差为零，相位差为2nπ，即|fe(t)|=0且θe(t)=2nπ；若输入信号的频率处于连续瞬变状态，即使其频率变化处于环路的捕获带内，也会出现动态的跟踪误差，这是因为环路对于不同频率信号的捕获时间(过渡过程)有所不同。
2．2 系统参数设定
    锁相环路的系统参数在稳定时间、功耗、噪声等方面存在折衷关系，所以设定参数需优先考虑某些因素，再优化。
    (1)压控振荡器的电压灵敏度KV
    在不清楚输入电压的情况下，首先假设压控振荡器的线性范围为1．1～2．4 V。为使其在各个工艺角下均能线性覆盖810 MHz和1 350 MHz两个频率点，线性范围略缩小。则：
    Kv≈2(1 350-810)/(2．4-1．1)=830 MHz／V
    此值在对应具体压控振荡器时需考虑相位噪声、线性度、功耗等因素进行折衷。这里采用的双差分环形振荡器实际仿真得到KV=970 MHz。
    (2)调制滤波器电流IS和调制频率f
    为便于分析，分解出其调制部分，如图4所示，IP表示环路滤波器的电流，IS是调制滤波器的电流

    当环路进入稳定状态后，Ip近似为0，得到传递函数：

   

当满足R1C1=R2C2时，近似得到：

 因而产生三角波调制控制电压的效果，其电流比值可由式(2)推导出：

      式中，f是调制波形的频率，△f是输出频率的调制幅度。

 把f=30 kHz，△f=8．1/2 MHz(或13．5／2 MHz)，KV=970 MHz代入式(3)，得到，IS/(C1+C2)=250 A／F(或417 A／F)，考虑到滤波器电流稳定性及电容大小，取Is=2．5μA，C1+C2=10 nF(或6nF)，这里的电容值表示实际应取电容量级，不是最终值。
    (3)确定环路带宽K
    环路带宽需综合考虑噪声抑制和锁定时间等因素。这里的调制滤波器可形象地认为是人为的在压控振荡器的输入端加入一个噪声源，这个噪声虽然对于时钟输出是必须的，但经环路后在鉴频鉴相器的输入端却是需要被滤去的，否则将影响锁相环环路的稳定性。滤波器只考虑R1，C1，经简单推导，得到传递函数如下：
  
    式中,fin是鉴频鉴相器的输入，IS是调制滤波器的电流。
    式(4)简单描述鉴频鉴相器的反馈输入与调制滤波器电流的关系。该传递函数具有低通特性，有s1和s2两个极点，通过假设s1>>s2得到s1=K，s2=1/R1C1=ωz，式(11)可表示为：

   

为抑制调制滤波器对环路的影响，除增大充电电流减小直流增益外，通过减小带宽K和锁相环的零点ωZ也能得到一定效果。但同时还需考虑对于压控振荡器的高频噪声。通过行为级仿真，带宽K取75 kHz。
    (4)相位裕度取值
    相位裕度取60°，对应γ=4，零点ωZ应处于K/4的位置，即37．5πkHz，而极点ωP1应处于4 K的位置，即600π kHz。在采用三阶滤波器时，需考虑引入的极点对相位裕度的影响，故γ一般取为5～6。
  

    (5)滤波器中电流的选择
    滤波器充电电流IP=500μA。该电流值受限于滤波器电容的取值。
    (6)计算RP(R1+R2)
    对应于810 MHz和1 350 MHz的输出频率，分别取，N值为900和1 500。

    计算C1=9．1 nF或5．4 nF，C2=0．6 nF或0．364 nF。
    (8)R3和C3的取值
    选择合适的R3和C3值以对毛刺进行滤波衰减。

  
    由相位裕度的影响可知，R3和C3必须满足：R3>2RP，C3<1／10C1。其中,fref是输入参考频率，是额外的衰减值(dB)。取ATTEN=10 dB,fref=900 kHz，得到R3=3 kΩ，C3=174 pF。
    以上计算所得参数还需满足使调制滤波器可进行三角波调制的条件，另外还需考虑减少用来控制滤波器参数的传输门及稳定性等因素。

3 系统仿真
    这里采用的系统参数设计带有一定的经验性，但其理论依据是线性反馈控制系统理论，图5、图6、图7和图8列出了使用PLLsim软件对环路进行仿真的结果。

4 结束语
    基于DP标准的发射端扩频时钟发生器的性能依赖于初始参数。根据线性反馈控制系统理论并结合实际经验，对该组系统参数进行分析，在综合考虑数模混合电路的功耗、面积、性能等因素的基础上，设计锁相环的整体参数及各模块的性能参数。给出一组性能较优的参数值，该组参数为电荷泵和压控振荡器提供了稳定的电流和电压。另外，采用三角波调制压控振荡器控制电压的方法减小电磁干扰。最后，使用PLLsim软件对环路进行仿真，得到了较满意的效果。