Vivado HLS 把 ELS带入 主流 - 赛灵思 Vivado 设计套件震撼登场 针对未来十年 “All Programmable”器件的颠覆之作

　　可能 Vivado 设计套件采用的众多新技术中，最具有前瞻性的要数新的 Vivado HLS（高层次综合）技术，这是赛灵思 2010 年收购 AutoESL 后获得的。在收购这项业界最佳技术之前，赛灵思对商用 ESL 解决方案进行了广泛评估。市场调研公司 BDTI 的研究结果帮助赛灵思做出了收购决策（见 赛灵思中国通讯杂志第 36 期“BDTI研究认证以DSP为核心的FPGA设计的高层次综合流程 ” http://china.xilinx.com/china/xcell/xl36/2-7.pdf）。

　　Feist 表示：“Vivado HLS 全面覆盖 C、C++、SystemC，能够进行浮点运算和任意精度浮点运算。这意味着只要用户愿意，可以在算法开发环境而不是典型的硬件开发环境中使用该工具。这样做的优点在于在这个层面开发的算法的验证速度比在 RTL 级有数量级的提高。这就是说，既可以让算法提速，又可以探索算法的可行性，并且能够在架构级实现吞吐量、时延和功耗的权衡取舍。”

　　设计人员使用 Vivado HLS 工具可以通过各种方式执行各种功能。为了演示方便，Feist 讲解了用户如何通过一个通用的流程进行 Vivado HLS 开发 IP 并将其集成到自己的设计当中。

　　在这个流程中，用户先创建一个设计 C、C++ 或 SystemC 表达式，以及一个用于描述期望的设计行为的 C 测试平台。随后用 GCC/G++或 Visual C++ 仿真器验证设计的系统行为。一旦行为设计运行良好，对应的测试台的问题全部解决，就可以通过 Vivado HLS Synthesis 运行设计，生成 RTL 设计，代码可以是 Verilog，也可以是 VHDL。有了 RTL 后，随即可以执行设计的 Verilog 或 VHDL 仿真，或使用工具的 C封装器技术创建 SystemC 版本。然后可以进行System C架构级仿真，进一步根据之前创建的 C 测试平台，验证设计的架构行为和功能。

　　设计固化后，就可以通过 Vivado 设计套件的物理实现流程来运行设计，将设计编程到器件上，在硬件中运行和/或使用 IP 封装器将设计转为可重用的 IP。随后使用 IP 集成器将 IP 集成到设计中，或在系统生成器 （System Generator） 中运行 IP。

　　图三 – Vivado HLS 支持设计团队直接从系统级开始他们的设计。

　　这只是使用该工具的方法之一。实际上在即将发行的赛灵思Xcell杂志中，安捷伦的 Nathan Jachimiec 和赛灵思的 Fernando Marinez Vallina 将介绍如何使用 Vivado HLS 技术（在 ISE设计套件的流程中称为 AutoESL 技术）为安捷伦开发 UDP 包引擎。

　　VIVADO 仿真器

　　除了 Vivado HLS，公司还为该套件新开发了一种同时支持 Verilog 和 VHDL 的混合语言仿真器。Feist 表示，只需要单击鼠标，用户就可以启动行为仿真，然后从集成波形查看器中查看结果。通过采用最新性能优化的仿真内核，可加速行为级仿真速度，执行速度比赛灵思 ISE 设计套件仿真器快三倍。采用硬件协仿真，门级仿真速度则可加快 100 倍。

　　2012供货情况

　　之前赛灵思ISE 设计套件针对不同类型设计者（逻辑，嵌入式， DSP和系统）所发行的四个版本， 赛灵思将推出Vivado 设计套件的两个版本。其中， Vivado 基础设计版本包括新型 IP 工具和Vivado的综合-比特流流程。而 Vivado 系统版本则包括设计版本的所有工具、系统生成器和赛灵思的最新 Vivado HLS 工具。

　　Vivado 设计套件 2012.1 版本目前已随早期试用计划推出。如需了解更多详情，敬请联系您所在地的赛灵思代表。2012.2 版本将于第二季度中期公开发布，今年晚些时候还将推出 WebPACK。目前支持服务尚未到期的 ISE 设计套件用户除了ISE之外，将免费得到全新的 Vivado 设计套件。

　　对使用 28nm 器件之前器件的用户，赛灵思将继续提供对 ISE 设计套件的支持。

　　赛灵思vivado设计套件专题：http://www.elecfans.com/topic/tech/vivado/