2 RTD基电路
RTD基电路大部分都是基于MOBILE［12］的，或在其基础上进行改进的。MOBILE即单-双稳态逻辑单元，该电路具有边沿触发和自锁存两大功能。MOBILE的基本结构是一对串联的RTD构成，一个FET管与驱动RTD管并联作为输入，如图5（a）所示。工作原理是利用RTD的负阻特性，驱动电路产生单稳-双稳态转变。当输入时钟为低电平时，负载线只有一个交点，呈现单稳态。当时钟为高电平时（大于两倍的RTD峰值电压VP），负载线有两个交点，呈现出双稳态的特性，如图5（b）所示。在双稳态条件下，两个RTD管峰电流的差异
图5 MOBILE电路结构及工作原理
决定电路的输出状态，即MOBILE逻辑单元是电流调制工作。MOBILE电路的提出，对RTD基数字集成电路的发展起到了极大的推动作用。
利用1.1所述的RTD-HEMT串联结构的输出特性，实现的改进MOBILE反相器如图6（a）所示。这里可以将MOBILE理解为一个受电流控制的逻辑电路与一个上升沿触发的锁存器的结合。当时钟电压VCLK小于电路转换电压VSW时，输出为单稳态;当VCLK与VSW相等时，为亚稳态;当VCLK大于VSW时，为双稳态。通过比较流过T1，D1管的电流和与D2电流的大小决定输出电平状态：当前者小于后者时，D1管截至呈高阻态，输出高电平，反之输出低电平。线性阈值门（LTG）作为MOBILE的改进及延伸，可以实现任意的线性布尔运算，增强了并行处理的能力，其电路图如图6（b）所示。LTG是一个多输入的门电路，通过计算n个输入xi的权代数和与阈值θ相比较确定输出电平y的值。权xi的绝对值仅由RTD的面积决定，当管子位于图6（b）所示的上拉网络时，权值为正，反之取负值。
图6 RTD2HEMT的单2双稳态转换及线性阈值逻辑门电路输出电平y用公式表示为：
y=sign（∑n1wixi-θ）=sign（x1+x2-x3-x4-θ）（1）
当x1+x2Εx3-+x4+θ时，y=1，反之y=0。其中，xi根据输入的高低电平取1或0。LTG提供了一个并行计算的方案，可起到减少器件数和电路逻辑深度的作用。以此为基本单元的电路可有效地实现复杂的逻辑功能。在此基础上建立的电路逻辑功能不易受输入电压波动的影响，因此具有鲁棒性好，抗噪声能力强的优点，适用于超大规模的RTD基电路的集成与制作。
RTD基的集成电路在全加器、时钟量化器、分频器、移位寄存器、延迟触发器、可编程逻辑门等许多方面都得到实现。RTD基电路的设计根据不同的应用，对器件的性能参数会有不同的要求。例如无论是作存储还是作逻辑电路用，为了获得足够的噪声容限都要求RTD具有很高的峰谷电流比（PVCR）值。而就高速逻辑的应用而言，由于峰值电流密度决定RTD的充电时间，则更希望RTD具有较高的峰值电流。做低功耗存储器应用时，则要求RTD具有较低的电流密度。下面就两类最典型的电路：超高速（以ADC/DAC为例）电路和低功耗（TSRAM为代表）进行分析与讨论。
2.1 ADC/DAC电路
超高速的模数/数模转换器（ADC/DAC）在当前的大规模集成电路中占有重要的地位。超过1Gbitps转换率的ADC可实现不需要选择模拟通讯波道的数字接收机。对于X波段来说，要求ADC的采样率达到20Gbitps。传统的比较器一般使用再生反馈来实现在一个单时钟循环的有效数字输出。高速度和高敏感度必须通过紧凑的电路版图以及使用高速的晶体管来完成。Broekaert［13］等人采用单片集成RTD-HEMT的技术，实现了4比特2Gbitps的闪存共振隧穿模数转换器（FlashADC）电路。与传统晶体管电路相比，减少了元件数量，降低了功耗，提高了工作速度。整个芯片面积为1.9×2.1mm2，由64个RTD，225个HEMT，以及肖特基二极管，电阻和电容等总计450余个元件构成。ADC由一个采样保持电路，缓冲器，16个时钟比较器以及两个片上时钟产生器构成。16个量化器的阈值由RTD的面积决定。整个ADC的芯片如图7（a）所示，电路结构图如图7（b）所示。
ADC电路中的核心部分-时钟比较器的电路图8所示，它由13个HEMT，4个RTD以及9个肖特基二极管组成。四个RTD都属于模拟地（AGND）的部分，与数字地（GND）相分离。输入的HEMT和RTD转变输入电压为电流，大小与负载RTD管（RTD-L）的电流相当。源端RTD（RTD-S）从不导通，起到一个与RTD-L相匹配的电阻的作用。RTD的非线性使比较器实现自锁存的功能，避免了电路再生反馈的需要。因此，RTD基的比较器非常适用于高速的运行。
2.2 TSRAM电路
在RTD基低功耗电路的应用中，存储器占据着重要的地位。HEMT由于在低的漏电流下的截至频率很高，因此在存贮器中具有高速低功耗寻址的优势。低功耗的化合物半导体存储器可以实现高速的数据处理功能。在InP的衬底上制备的仅采用两个HEMT管以及两个RTD管，50nW的待机功耗的隧穿静态随机存储器［14215］如图9所示。它采用一对峰值电流密度小于1A/cm2，与晶体管的漏电流相当的低电流密度RTD管。如图9（a）所示电路，Vref为1.0V，Vref+在两态时取0.45V。由两个RTD以锁存器的形式在存储节点SN处形成两个稳定的电压值，并与读HEMT（readFET）的栅极相连使之驱动位线（Bitline）同时不影响SN处的电荷。当字电压为低电平时，根据两个FET栅漏电流的大小决定节点SN电平的高低。当RTD锁存电压Vref+取0.45V时，当字线（Wordline）为低电平时，SN根据以前写入位线的电平锁存于上述两个稳定的电压水平之一。在0.45V的偏压下，两个稳定的电平值近似为0.08V和0.36V，如图9（b）所示。在此偏压下存储器单元的待命功耗少于50nW，比传统GaAs静态存储器相比，静态功耗降低了近两百倍。还可通过增加集成的RTD数量可实现100nW的三态存储器单元。另外，随着硅基RTD的发展，通过与成熟的CMOS电路相结合，可应用实现硅基RTD低功耗存储器。
表1是不同技术存储器在1998年的性能与2006年、2012年的预测性能比较。可以看出RTD基存储器无论在电路速度，访问/写入/擦除时间，还是在功耗、寿命等方面，与CMOS存储器相比都具有明显的优势，而且技术发展对特征尺寸的要求也不如CMOS那样苛刻。
3 面临的难点及挑战
RTD基电路虽然具备上述的众多优点，而且器件性能在重复性，线性，一致性，可靠性等各方面已经得到了长足的改进，但仍存在着一些不成熟、不完善的地方没有解决，因此阻碍了其电路大规模批量化的生产。RTD基电路产业化所面临的主要挑战还是由于RTD器件隧穿电流随势垒厚度呈指数规律变化，因此器件特性对势阱和势垒厚度的变化极度敏感。在目前阶段整个片上的势垒、势阱厚度的涨落仍然比较大，尚无法实现很大规模的集成。
它的另一问题是与采用的材料体系有关。对于III-V族化合物而言，由于具有较低的肖特基势垒，HEMT不易制作成增强型器件。而对HBT来说，虽然为增强型，但由于其具有很大的跨导，不易调节控制降在RTD两端的电压。刻蚀工艺方面，由于干法刻蚀所用的气体对化合物半导体材料的选择比都不是很高，因此主要还是依靠湿法腐蚀，这样不利于器件尺寸精度的提高与芯片均匀性的改善。采用SiO2/Si/SiO2结构的RTD无疑是人们所期待的，由于与CMOS工艺完全兼容，可以很容易地与CMOS电路集成在一起。而且由于它的对称性结构，增加了电路设计的自由度。但是，要求在两层SiO2势垒中生长出一层厚度可精确控制的单晶硅层增大了工艺技术上的难度，造成目前已实现的器件性能还不是很高，发展速度也较Si/SiGeRITD缓慢，需要某些关键技术上的突破。
在目前比较关注的Si/SiGeRITD与CMOS集成的问题上，RITD放置的最好位置是在MOS管的源、漏电极上，这样做具有便于集成等优点［16］。考虑到温度对器件的影响，RITD结构的生长顺序选择在CMOS前线工艺退火后，后线金属工艺前完成。但由于外延层晶格质量的退化以及离子注入工艺残留下的损伤，相同结构的RITD在p+硅衬底和p+离子注入区，在周围有、无其他图形的情况下展现出不同的PVCR值与峰值电流密度，这样降低了设计的自由度。同时，温湿度对RTD性能的影响与电路中其他集成器件的兼容性问题，尤其在恶劣的空间环境工作时，也是需要考虑和改进的方面。
4 总 结
RTD器件高速度，低功耗，简化电路的特性已为人们所熟知。在RTD基集成电路的应用方面，RTD与III-V族半导体器件（HEMT，HBT）无论从材料生长，工艺制作，还是电路实现等各方面都比较成熟。形成的电路不仅保持了原始电路高频率、低噪声和低功耗的特点，而且通过简化电路结构，减小了芯片面积，提高了集成度。随着硅基RTD的问世及发展，与CMOS电路的集成逐渐成为研究的热点，首个基于Si/SiGeRITD与CMOS的集成电路亦已实现。在电路设计上，MOBILE以其所特有的双稳态以及自锁存的特性，成为RTD基集成电路的发展基础。
在实际电路的应用上，高速的ADC/DAC以及低功耗的存储器电路成为其最主要的应用方向。这方面的研究成果最终可应用于高速微电子、光电集成模块和系统之中，以解决大于40Gbit/s高比特率光电转换的瓶颈。
在商业和军事应用等方面都具有着重要的作用。在推向产业化的进程中RTD基电路也面临着包括材料、工艺集成等诸多方面的问题与挑战，一定程度上影响了其大规模集成化的进程，需要在材料工艺以及新技术方面的改进与突破加以解决。通过讨论分析，提出基于硅基RTD与线性阈值门（LTG）逻辑相结合是未来纳米级超大规模集成电路的最佳发展方向。