2.1 IDT7132/7142结构与连接方式
IDT7132/7142是高速2k×8双端口静态RAM,可提供两个拥有独立的控制总线、地址总线和I/O总线端口,允许CPU独立访问内部的任何存储单元。当CE引脚出现下降沿时,选中DPRAM即可通过控制OE或R/W来访问内部存储单元。IDT32一般被用作8位双端口RAM,也可以作为主片与DIT7142从片构成主从式16位双端口RAM。连接方式如图2所示：
2.2 IDT7132/7142时序图
IDT7132/7142的时序如图3所示,它与RAM的读写时序非常类似。当CPU选中DPRAM时,CE引脚出现下降沿,当控制纡OE为高且R/W为低时,CPU对内部存储单元进行写操作;而当控制线OE为低且R/W为高时,CPU对内部存储单元进行读操作。
2.3 竞争现象的处理
当外部CPU通过两个端口对双端口RAM内部的同一个存储单元进行操作时,系统将出现竞争。这种竞争一般有如一两种模式：
(1)如果两个端口的总线访问地址相同,并先于片选信号CE有铲,则片内控制逻辑将在CEL与CER之间发生竞争。
(2)如果两个端口的片选信号CE在地址信号有效之前变低,则片内控制逻辑将在地址信号到达时发生竞争。
为避免因竞争而导致的通讯失败,设计者提出了各种解决方案。常见的有三种：
(1)设置标志位：在开辟数据通讯区的同时,可通过软件方法在某个固定存储单元设立标志位。这种方法要求两端CPU每次访问双端口RAM之前,必须查询、测试和设置标志位,然后再根据标志位的状态决定是否可以访问数据区;有的双端口RAM本身就个有专用的一个或多个硬件标志锁存器和专门的测试和设置指令,可直接对标志位进行读/写操作。这种方法通常用在多个处理器共享一个存储器块时。为了保证通讯数据的完整性,在采用这种方法时往往要求每个处理器能对该存储器块进行互斥的存取。
(2)软件查询BUSY引脚状态：双端口RAM必须具有解决两个处理器同时访问同一单元的竞争仲裁逻辑功能。当双方址发生冲突时,竞争仲裁逻辑可用来决定哪个端口访问有效,同时取消无效端口的访问操作,并将禁止端口的Busy信号置为低电平。因此Busy信号可作为处理器等待逻辑的输入之一,即当Busy为低电平时,让处理器进入等待状态。每次访问双端口RAM时,CPU检查BUSY状态以判断是否发生竞争,只有BUSY为高时,对双端口RAM的操作才有效。
(3)利用硬件解决竞争：将BUSY信号引入READY引脚可在发生竞争时使BUSY为低,从而使CPU内部总线时序根据READY引脚状态自动插入WAIT信号并展宽总线,以达到分时访问的目的。对于80C196KC和8098等MCS-96系列微处理器,利用这种方法便可通过硬件解决竞争问题。
另外,在使用BUSY信号时必须首先将此信号接上拉电阻,其次应在BUSY信号有效期间使处理器保持读写操作经及相应的地址和数据,但是需要说明的是：在BUSY信号变高之前,这种情况下的所有写操作都是无效的,图4所示发生竞争时的时序图。